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1. (WO2014092084) DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE CELUI-CI
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/092084    N° de la demande internationale :    PCT/JP2013/083099
Date de publication : 19.06.2014 Date de dépôt international : 10.12.2013
CIB :
H01L 21/8242 (2006.01), H01L 27/108 (2006.01)
Déposants : PS5 LUXCO S.A.R.L. [LU/LU]; 208, Val des Bons Malades, L-2121 Luxembourg (LU) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
SAKO, Nobuyuki [JP/JP]; (JP) (US only).
HASUNUMA, Eiji [JP/JP]; (JP) (US only).
OTSUKA, Keisuke [JP/JP]; (JP) (US only)
Inventeurs : SAKO, Nobuyuki; (JP).
HASUNUMA, Eiji; (JP).
OTSUKA, Keisuke; (JP)
Mandataire : IKEDA, Noriyasu; Hibiya Daibiru Bldg., 2-2, Uchisaiwaicho 1-chome, Chiyoda-ku, Tokyo 1000011 (JP)
Données relatives à la priorité :
2012-271555 12.12.2012 JP
Titre (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
(FR) DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE CELUI-CI
(JA) 半導体装置およびその製造方法
Abrégé : front page image
(EN)This semiconductor device includes: lower electrodes (21) which are arranged in rows along a first direction (Y) and a second direction (X) parallel to the surface of a semiconductor substrate (1) and which extend in a third direction (Z) perpendicular to the surface of the semiconductor substrate; a first support film (14) which is arranged on the upper end of the lower electrodes and has multiple first openings (OP11-OP61); a second support film (10) which is arranged in the middle of the lower electrodes in the third direction, and which has multiple second openings (OP12-OP62) aligned in a plane in the same pattern as the first openings; a capacitance insulating film (25) covering the surface of the lower electrodes; and upper electrodes (26) covering the surface of the capacitance insulating film. Each of the first openings (OP21) and second openings (OP22) is configured such that a portion of each of eight lower electrodes (C1-C4, D1-D4) contained in two lower electrode unit groups adjacent in the first direction are collectively positioned inside of the opening, wherein a lower electrode unit group is defined as four lower electrodes adjacent in the second direction.
(FR)L'invention concerne un dispositif semi-conducteur qui comprend : des électrodes inférieures (21) qui sont agencées en lignes le long d'une première direction (Y) et d'une deuxième direction (X) parallèle à la surface d'un substrat de semi-conducteur (1) et qui s'étendent dans une troisième direction (Z) perpendiculaire à la surface du substrat de semi-conducteur ; un premier film de support (14) qui est agencé sur l'extrémité supérieure des électrodes inférieures et qui possède de multiples premières ouvertures (OP11-OP61) ; un second film de support (10) qui est agencé au centre des électrodes inférieures dans la troisième direction, et qui possède des secondes ouvertures (OP12-OP62) alignées dans un plan selon le même motif que les premières ouvertures ; un film isolant de condensateur (25) recouvrant la surface des électrodes inférieures ; et des électrodes supérieures (26) recouvrant la surface du film isolant de condensateur. Chacune des premières ouvertures (OP21) et des secondes ouvertures (OP22) est configurée de telle sorte qu'une partie de chacune de huit électrodes inférieures (C1-C4, D1-D4) contenues dans deux groupes d'unités d'électrodes inférieures adjacents à la première direction est positionnée de manière collective à l'intérieur de l'ouverture, un groupe d'unités d'électrodes inférieures étant défini comme quatre électrodes inférieures adjacentes dans la deuxième direction.
(JA) 半導体装置は,半導体基板(1)の表面に平行な第1方向(Y),第2方向(X)に沿って配列され,半導体基板の表面に垂直な第3方向(Z)に延在する複数の下部電極(21)と,下部電極の上端部に配置され,複数の第1開口(OP11-OP61)を有する第1サポート膜(14)と,第3方向に関し複数の下部電極の中間に配置され,第1開口と同一パターンで平面的に位置整合した複数の第2開口(OP12-OP62)を有する第2サポート膜(10)と,複数の下部電極の表面を覆う容量絶縁膜(25)と,容量絶縁膜の表面を覆う上部電極(26)を含む。第1開口(OP21)及び第2開口(OP22)の各々は,第2方向に隣接する4個の下部電極を単位下部電極群として第1方向に隣接する2個の単位下部電極群に含まれる8個の下部電極(C1-C4,D1-D4)の各々の一部を一括して開口内に位置させて構成される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)