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1. (WO2014087869) SUBSTRAT DE MATRICE DE TRANSISTORS À COUCHES MINCES, ET DISPOSITIF D'AFFICHAGE À CRISTAUX LIQUIDES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/087869    N° de la demande internationale :    PCT/JP2013/081691
Date de publication : 12.06.2014 Date de dépôt international : 26.11.2013
CIB :
G02F 1/1368 (2006.01), G02F 1/133 (2006.01), G09F 9/30 (2006.01), G09G 3/20 (2006.01), G09G 3/36 (2006.01)
Déposants : SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP)
Inventeurs : AOYAMA Iori; .
KITA Yuichi; .
YOSHIOKA Takatomo; .
IMAOKU Takao; .
NAKATANI Yoshiki;
Mandataire : YASUTOMI & ASSOCIATES; 5-36, Miyahara 3-chome, Yodogawa-ku, Osaka-shi, Osaka 5320003 (JP)
Données relatives à la priorité :
2012-264397 03.12.2012 JP
Titre (EN) THIN-FILM TRANSISTOR ARRAY SUBSTRATE AND LIQUID-CRYSTAL DISPLAY DEVICE
(FR) SUBSTRAT DE MATRICE DE TRANSISTORS À COUCHES MINCES, ET DISPOSITIF D'AFFICHAGE À CRISTAUX LIQUIDES
(JA) 薄膜トランジスタアレイ基板、及び、液晶表示装置
Abrégé : front page image
(EN)The present invention provides a thin-film transistor array substrate capable of adequately preventing reduction of aperture ratio, and insufficient charging of a thin-film transistor element due to a reduction in the signal write time to a pixel, while achieving high-speed operability; and provides a liquid-crystal display device provided with the thin-film transistor array substrate. This thin-film transistor array substrate is provided with a thin-film transistor element, a first and second gate bus line extending in a first direction, and a first and second source bus line extending in a second direction perpendicular to the first direction; wherein the thin-film transistor element disposed along the second direction includes a first and second thin-film transistor element connected to the first and second gate bus lines and the first and second source bus lines, and the first and second source bus lines have a first and second split part divided into two wires, each connected to different source drivers in a region overlapping with the second and first gate bus lines.
(FR)L'invention fournit un substrat de matrice de transistors à couches minces, et un dispositif d'affichage à cristaux liquides qui est équipé de celui-ci, lequel substrat de matrice de transistors à couches minces tout en permettant une accélération de l'entraînement, permet de prévenir de manière suffisante une diminution de taux d'ouverture, et une charge insuffisante d'un élément de transistor à couches minces due à la réduction d'un temps de transcription de signaux sur des pixels. Le substrat de matrice de transistors à couches minces est équipé de l'élément de transistor à couches minces, d'une première ainsi que d'une seconde ligne omnibus de grille se prolongeant dans une première direction, d'une première ainsi que d'une seconde ligne omnibus de source se prolongeant dans une seconde direction croisant la première direction. L'élément de transistor à couches minces disposé suivant la seconde direction, contient un premier et un second élément de transistor à couches minces connectés à la première ainsi qu'à la seconde ligne omnibus de grille, et à la première ainsi qu'à la seconde ligne omnibus de source. La première ainsi que la seconde ligne omnibus de source possèdent une première ainsi qu'une seconde partie découplage qui sont découplées en deux câbles connectés à des pilotes de source distincts l'un de l'autre, dans une région de superposition de la seconde et la première ligne omnibus de grille.
(JA)本発明は、高速駆動化を実現しつつ、開口率の低下と画素への信号書き込み時間の短縮による薄膜トランジスタ素子の充電不足とを充分に防止可能な薄膜トランジスタアレイ基板及び該薄膜トランジスタアレイ基板を備える液晶表示装置を提供する。本発明の薄膜トランジスタアレイ基板は、薄膜トランジスタ素子と第1の方向に伸びる第1及び第2のゲートバスラインと該第1の方向と交差する第2の方向に伸びる第1及び第2のソースバスラインとを備える薄膜トランジスタアレイ基板であって、該第2の方向に沿って配置された該薄膜トランジスタ素子は該第1及び第2のゲートバスラインと該第1及び第2のソースバスラインとに接続された第1及び第2の薄膜トランジスタ素子を含み、該第1及び第2のソースバスラインは該第2及び第1のゲートバスラインと重畳する領域に、互いに異なるソースドライバに接続された2つの配線に分断された第1及び第2の分断部を有する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)