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1. (WO2014085692) RÉALISATION DE PLANS DE PLANCHER EN TROIS DIMENSIONS À L'AIDE DE BLOCS EN DEUX DIMENSIONS ET EN TROIS DIMENSIONS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/085692    N° de la demande internationale :    PCT/US2013/072384
Date de publication : 05.06.2014 Date de dépôt international : 27.11.2013
Demande présentée en vertu du Chapitre 2 :    12.12.2014    
CIB :
G06F 17/50 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International Ip Administration 5775 Morehouse Drive San Diego, California 92121 (US)
Inventeurs : SAMADI, Kambiz; (US).
PANTH, Shreepad A.; (US).
DU, Yang; (US)
Mandataire : PAULEY, Nicholas J.; 5775 Morehouse Drive San Diego, California 92121 (US)
Données relatives à la priorité :
61/730,743 28.11.2012 US
61/730,755 28.11.2012 US
13/792,486 11.03.2013 US
13/792,384 11.03.2013 US
Titre (EN) 3D FLOORPLANNING USING 2D AND 3D BLOCKS
(FR) RÉALISATION DE PLANS DE PLANCHER EN TROIS DIMENSIONS À L'AIDE DE BLOCS EN DEUX DIMENSIONS ET EN TROIS DIMENSIONS
Abrégé : front page image
(EN)The disclosed embodiments are directed to systems and methods (100) for floorplanning an integrated circuit design using a mix of 2D and 3D blocks that provide a significant improvement over existing 3D design methodologies. The disclosed embodiments provide better floorplan solutions that further minimize wirelength and improve the overall power/performance envelope of the designs. The disclosed methodology may be used to construct new 3D IP blocks (10) to be used in designs that are built using monolithic 3D integration technology.
(FR)Des modes de réalisation de l'invention portent sur des systèmes et sur des procédés (100) pour la réalisation de plans de plancher d'un dessin de circuits intégrés à l'aide d'un mélange de blocs en deux dimensions et en trois dimensions, lesquels produisent une amélioration significative par rapport aux méthodologies de conception en trois dimensions existantes. Les modes de réalisation décrits procurent de meilleures solutions de plans de plancher, qui minimisent encore davantage la longueur de connexion et qui améliorent encore davantage l'enveloppe de puissance/performances globale des configurations. La méthodologie décrite peut être utilisée pour construire de nouveaux blocs de processeurs intégrés en trois dimensions (10) destinés à être utilisés dans des configurations qui sont construites à l'aide d'une technologie d'intégration en trois dimensions monolithique.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)