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1. (WO2014085268) APPAREIL, PROCÉDÉ ET SYSTÈME D'ACCÈS À UN DISPOSITIF DE MÉMOIRE AVEC UNE INSTRUCTION MULTI-CYCLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/085268    N° de la demande internationale :    PCT/US2013/071534
Date de publication : 05.06.2014 Date de dépôt international : 22.11.2013
CIB :
G11C 11/4063 (2006.01), G11C 11/406 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard MS: RNB-4-150 Santa Clara, California 95052 (US)
Inventeurs : BAINS, Kuljit S.; (US)
Mandataire : MILLER, Dermot G.; Blakely, Sokoloff, Taylor & Zafman, LLP 1279 Oakmead Parkway Sunnyvale, California 94085 (US)
Données relatives à la priorité :
61/731,908 30.11.2012 US
Titre (EN) APPARATUS, METHOD AND SYSTEM FOR MEMORY DEVICE ACCESS WITH A MULTI-CYCLE COMMAND
(FR) APPAREIL, PROCÉDÉ ET SYSTÈME D'ACCÈS À UN DISPOSITIF DE MÉMOIRE AVEC UNE INSTRUCTION MULTI-CYCLE
Abrégé : front page image
(EN)Techniques and mechanisms for determining a timing of a command to access a memory device resource. In an embodiment, a multi-cycle command which is exchanged from a memory controller to a memory device, wherein the multi-cycle command indicates an access to a bank of the memory device. Timing of the one or more other commands is controlled, based on the multi-cycle command, to enforce a time delay parameter which describes an operational constraint of the memory device. In another embodiment, timing of one or more commands is determined with reference to a beginning of a last cycle of a multi-cycle command.
(FR)L'invention porte sur des techniques et des mécanismes pour déterminer un positionnement temporel d'une instruction d'accès à une ressource de dispositif de mémoire. Selon un mode de réalisation, une instruction multi-cycle est échangée d'un contrôleur de mémoire à un dispositif de mémoire, l'instruction multi-cycle indiquant un accès à un banc du dispositif de mémoire. Un positionnement temporel d'une ou plusieurs autres instructions est commandé, sur la base de l'instruction multi-cycle, afin d'appliquer un paramètre de retard qui décrit une contrainte de fonctionnement du dispositif de mémoire. Selon un autre mode de réalisation, le positionnement temporel d'une ou plusieurs instructions est déterminé en référence à un début d'un dernier cycle d'une instruction multi-cycle.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)