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1. (WO2014081984) DISPOSITIF DE CIRCUIT INTÉGRÉ ET PROCÉDÉ PERMETTANT DE FABRIQUER CE DERNIER
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/081984    N° de la demande internationale :    PCT/US2013/071350
Date de publication : 30.05.2014 Date de dépôt international : 21.11.2013
Demande présentée en vertu du Chapitre 2 :    19.09.2014    
CIB :
H01L 27/10 (2006.01), H01L 23/525 (2006.01), G11C 17/16 (2006.01), G11C 17/18 (2006.01), H01L 27/112 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, CA 92121 (US)
Inventeurs : WANG, Zhongze; (US)
Mandataire : TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, CA 92121 (US).
MIN, Donald, D.; ATTENTION: INTERNATIONAL IP ADMINISTRATION 5775 Morehouse Drive San Diego, CA 92121 (US)
Données relatives à la priorité :
13/684,087 21.11.2012 US
Titre (EN) INTEGRATED CIRCUIT DEVICE AND METHOD FOR MAKING SAME
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ ET PROCÉDÉ PERMETTANT DE FABRIQUER CE DERNIER
Abrégé : front page image
(EN)One feature pertains to an integrated circuit (IC) that includes a metal gate terminal that has a gate metal that is either p-type or n-type. The IC further includes a first semiconductor region having either a p-type doping or an n-type doping, such that if the gate metal is p-type then the first semiconductor region has the n-type doping, and if the gate metal is n-type then the first semiconductor region has the p-type doping. A gate dielectric is interposed between the metal gate terminal and the first semiconductor region. The gate dielectric has a gate breakdown voltage VBDGSD that is reduced in proportion to a built-in electric field EBIGSD associated with a boundary region between the metal gate terminal and the first semiconductor region if a polarity of a programming voltage VPP is oriented parallel to the built-in electric field EBIGSD.
(FR)La présente invention se rapporte à un circuit intégré qui comprend une borne de grille métallique qui comporte un métal de grille qui est soit du type p, soit du type n. Le circuit intégré comprend en outre une première région semi-conductrice qui présente soit un dopage de type p, soit un dopage de type n de telle sorte que si le métal de grille est du type p, alors la première région semi-conductrice présente le dopage de type n et si le métal de grille est du type n, alors la première région semi-conductrice présente le dopage de type p. Un diélectrique de grille est intercalé entre la borne de grille métallique et la première région semi-conductrice. Le diélectrique de grille présente une tension de claquage de grille (VBDGSD) qui est réduite proportionnellement à un champ électrique intégré (EBIGSD) associé à une région frontière entre la borne de grille métallique et la première région semi-conductrice si une polarité d'une tension de programmation (VPP) est orientée de sorte à être parallèle au champ électrique intégré (EBIGSD).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)