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1. (WO2014080746) SUBSTRAT POUR LE MONTAGE D'UN ÉLÉMENT SEMI-CONDUCTEUR ET MÉTHODE DE FABRICATION DUDIT SUBSTRAT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/080746    N° de la demande internationale :    PCT/JP2013/079766
Date de publication : 30.05.2014 Date de dépôt international : 01.11.2013
CIB :
H01L 23/12 (2006.01)
Déposants : SH MATERIALS CO., LTD. [JP/JP]; 11-3, Shimbashi 5-chome, Minato-ku, Tokyo 1058716 (JP)
Inventeurs : HOSOMOMI Shigeru; (JP)
Mandataire : OSHIDA Yoshitaka; Ginza bldg., 3-12, Ginza 3-chome, Chuo-ku, Tokyo 1040061 (JP)
Données relatives à la priorité :
2012-254958 21.11.2012 JP
Titre (EN) SUBSTRATE FOR MOUNTING SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING SAID SUBSTRATE
(FR) SUBSTRAT POUR LE MONTAGE D'UN ÉLÉMENT SEMI-CONDUCTEUR ET MÉTHODE DE FABRICATION DUDIT SUBSTRAT
(JA) 半導体素子搭載用基板及びその製造方法
Abrégé : front page image
(EN)Provided is a substrate for mounting a semiconductor element, said substrate having improved adhesion between an electrode layer and a resin due to said electrode layer having a roughened surface and a cross-section shaped substantially like an inverted trapezoid. Also provided is a method for manufacturing said substrate, said method being characterized by containing the following steps, in this order: a) a step in which a two-layer resist layer consisting of a bottom resist layer and a top resist layer is formed, from resists having different main photosensitivity wavelengths, on the surface of a metal plate; b) a step in which, with the bottom resist layer unexposed, the top resist layer is exposed using a prescribed pattern; c) a developing step in which a prescribed pattern of openings is formed in the top resist layer and openings are also formed in the unexposed bottom resist layer, thereby partially revealing the surface of the metal plate; d) a step in which the bottom resist layer is exposed and thereby cured; e) a step in which a plating layer is formed on the parts of the metal-plate surface revealed by the bottom resist layer; f) a step in which the surface of said plating layer is roughened by an etching treatment; g) a step in which the resulting roughened surface is plated with a noble metal for bonding purposes; and h) a step in which both resist layers are removed.
(FR)L'invention concerne un substrat pour le montage d'un élément semi-conducteur, ledit substrat offrant une adhérence améliorée entre une couche électrode et une résine grâce à une surface rugosifiée et une section transversale pratiquement en forme de trapèze inversé de ladite couche électrode. L'invention concerne aussi une méthode de fabrication dudit substrat, ladite méthode étant caractérisée par les étapes suivantes, dans cet ordre : a) une étape dans laquelle une couche de résist en deux couches constituée d'une couche de résist inférieure et d'une couche de résist supérieure est formée, à partir de résists ayant différentes longueurs d'onde principales de photosensibilité, sur la surface d'une plaque en métal ; b) une étape dans laquelle, avec la couche de résist inférieure non exposée, la couche de résist supérieure est exposée en utilisant un contour prédéfini ; c) une étape de développement dans laquelle un contour prédéfini d'ouvertures est formé dans la couche de résist supérieure et des ouvertures sont aussi formées dans la couche de résist inférieure non exposée, ce qui révèle partiellement la surface de la plaque en métal ; d) une étape dans laquelle la couche de résist inférieure est exposée et ainsi durcie ; e) une étape dans laquelle une couche de placage est formée sur les parties de la surface de la plaque en métal exposées par la couche de résist inférieure ; f) une étape dans laquelle la surface de ladite couche de placage est rugosifiée par un traitement de gravure ; g) une étape dans laquelle la surface rugosifiée résultante est plaquée avec un métal noble pour la métallisation ; h) une étape dans laquelle les deux couches de résist sont enlevées.
(JA) 電極層の断面が略逆台形形状、かつ表面が粗化面に形成された、電極層と樹脂との密着性を高めた半導体素子搭載用基板と、その製造方法を提供する。 下記工程を順次経ることを特徴とする半導体素子搭載用基板の製造方法で、a)金属板表面にメインの感光波長の異なるレジストによる下レジスト層と上レジスト層の2層レジスト層の形成工程、b)下レジスト層が未露光状態で上レジスト層を所定パターンで露光する工程、c)上レジスト層に所定パターンの開口部を形成し未露光状態の下レジスト層に開口部を形成して金属板表面を部分的に露出させる現像工程、d)下レジスト層の露光による硬化工程、e)下レジスト層から露出した金属板表面へのめっき層の形成工程、f)めっき層表面をエッチング処理で粗化面とする工程、g)その粗化面上にボンディング用貴金属めっきを行う工程、h)全レジスト層を剥離する工程。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)