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1. (WO2014079747) PORTES LOGIQUES D'IMPLICATION RRAM
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/079747    N° de la demande internationale :    PCT/EP2013/073707
Date de publication : 30.05.2014 Date de dépôt international : 13.11.2013
CIB :
G11C 11/16 (2006.01), G11C 13/00 (2006.01), H03K 19/177 (2006.01)
Déposants : TECHNISCHE UNIVERSITÄT WIEN [AT/AT]; Karlsplatz 13 A-1040 Vienna (AT)
Inventeurs : MAHMOUDI, Hiwa; (AT).
WINDBACHER, Thomas; (AT).
SVERDLOV, Viktor; (AT).
SELBERHERR, Siegfried; (AT)
Mandataire : GRABHERR, Claudia; Puchberger, Berger & Partner Reichsratsstraße 13 A-1010 Wien (AT)
Données relatives à la priorité :
12193826.0 22.11.2012 EP
Titre (EN) RRAM IMPLICATION LOGIC GATES
(FR) PORTES LOGIQUES D'IMPLICATION RRAM
Abrégé : front page image
(EN)The invention relates to an electronic circuit (200, 400) comprising a plurality of bit cells (210, 410) arranged in an array and being selectable by row lines (222, 422) and column lines (232, 432), at least one row driver (220, 420), at least one column driver (230, 430), and a readout circuit (260, 460), wherein each bit cell (210, 410) comprises an access transistor (214, 414) and a non-volatile resistive- switching element (212, 412) with at least two resistance states, wherein, in order to write a new data (T_n+1) in a target bit cell (T), said new data depending on a data (S_n) of a source bit cell (S) and on a data (T_n) stored by the target bit cell (T) before sad writing, the row driver (220, 420) and the column driver (230, 430) are capable to simultaneously apply a first selecting voltage (V_s) to a first row line (222, 422) to select the target bit cell (210, 410), a secod selecting voltage (V_p-s) to a second row line (222', 422') to select the source bit cell (210', 410'), and a logic current (l imp) to at least one column line (232, 432), wherein the first selecting voltage (V_s) is higher than the second selecting voltage (V_p-s), such that in response to the voltages applied to the target and source bit cells, the access transistor of the target bit cell ha a lower resistance than the access transistor of the source bit cell.
(FR)L'invention concerne un circuit électronique (200, 400) comportant une pluralité de cellules binaires (210, 410) disposées en réseau et susceptibles d'être sélectionnées par lignes (222, 422) de rangées et par lignes (232, 432) de colonnes, au moins un pilote (220, 420) de rangées, au moins un pilote (230, 430) de colonnes, et un circuit (260, 460) de lecture, chaque cellule binaire (210, 410) comportant un transistor (214, 414) d'accès et un élément non volatil (212, 412) à commutation résistive possédant au moins deux états de résistance, caractérisé en ce que, pour écrire une nouvelle donnée (T_n+1) dans une cellule binaire de destination (T), ladite nouvelle donnée dépendant d'une donnée (S_n) d'une cellule binaire d'origine (S) et d'une donnée (T_n) conservée par la cellule binaire de destination (T) avant ladite écriture, le pilote (220, 420) de rangées et le pilote (230, 430) de colonnes sont capables d'appliquer simultanément une première tension de sélection (V_s) à une première ligne (222, 422) de rangée pour sélectionner la cellule binaire (210, 410) de destination, une deuxième tension de sélection (V_p-s) à une deuxième ligne (222', 422') de rangée pour sélectionner la cellule binaire (210', 410') d'origine, et un courant logique (l imp) à au moins une ligne (232, 432) de colonnes, la première tension de sélection (V_s) étant supérieure à la deuxième tension de sélection (V_p-s), de telle façon qu'en réaction aux tensions appliquées aux cellules binaires de destination et d'origine, le transistor d'accès de la cellule binaire de destination présente une résistance inférieure à celle du transistor d'accès de la cellule binaire d'origine.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)