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1. (WO2014079381) TRANSISTOR À EFFET DE CHAMP À JONCTION ET SON PROCÉDÉ DE PRÉPARATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/079381    N° de la demande internationale :    PCT/CN2013/087644
Date de publication : 30.05.2014 Date de dépôt international : 21.11.2013
CIB :
H01L 29/36 (2006.01)
Déposants : CSMC TECHNOLOGIES FAB1 CO., LTD. [CN/CN]; No. 8 Xinzhou Road, New District Wuxi, Jiangsu 214028 (CN)
Inventeurs : WANG, Qiong; (CN)
Mandataire : WUXI SINO INTELLECTUAL PROPERTY AGENCY, LTD.; Room 303, Building 5, Science & Education Industrial Park No.100 Jinxi Road, Binhu District Wuxi, Jiangsu 214125 (CN)
Données relatives à la priorité :
201210477888.9 22.11.2012 CN
Titre (EN) JUNCTION FIELD-EFFECT TRANSISTOR AND PREPARATION METHOD THEREFOR
(FR) TRANSISTOR À EFFET DE CHAMP À JONCTION ET SON PROCÉDÉ DE PRÉPARATION
(ZH) 一种结型场效应晶体管及其制备方法
Abrégé : front page image
(EN)Provided are a junction field-effect transistor (JFET) and a preparation method therefor, which belong to the technical field of junction field effect transistors. The JFET comprises: a buried layer (111) of a first conductivity type formed on a substrate (11); an epitaxial layer (12) formed on the buried layer (111) by epitaxial growth; a first trap of the first conductivity type formed in the epitaxial layer (12) and for forming a channel, the first trap being led out to form a source electrode; a second trap of a second conductivity type formed in the epitaxial layer and located on two sides of the first trap in the width direction and is adjacent to the first trap, the second trap being led out to form a gate electrode; and a third trap of the first conductivity type formed in the epitaxial layer, the third trap being led out to form a drain electrode; the direction of the channel of the JFET is basically perpendicular to the surface of the substrate (11); when the JFET is conducted, the first trap and the third trap are electrically connected and conducted via the buried layer; and the first conductivity type and the second conductivity type are contrary to each other. The pinch-off voltage of the JFET has the characteristics of being easily adjusted and set and has a simple preparation process.
(FR)L'invention concerne un transistor à effet de champ à jonction et son procédé de préparation, lesquels font partie du domaine technique des transistors à effet de champ à jonction. Le transistor à effet de champ à jonction comprend : une couche enterrée (111) présentant un premier type de conductivité et formée sur un substrat (11) ; une couche épitaxiale (12) formée sur la couche enterrée (111) par croissance épitaxiale ; un premier piège présentant un premier type de conductivité formé dans la couche épitaxiale (12) et étant destiné à former un canal, le premier piège étant mené vers l'extérieur pour former une électrode source ; un deuxième piège présentant un second type de conductivité formé dans la couche épitaxiale et situé sur les deux côtés du premier piège dans le sens de la largeur et adjacent au premier piège, le second piège étant mené vers l'extérieur pour former une électrode de grille ; et un troisième piège présentant un troisième type de conductivité formé dans la couche épitaxiale, le troisième piège étant mené vers l'extérieur pour former une électrode déversoir ; la direction du canal du transistor à effet de champ à jonction est fondamentalement perpendiculaire à la surface du substrat (11) ; lorsque le transistor à effet de champ à jonction est piloté, le premier piège et le troisième piège sont connectés électriquement et conduits par le biais de la couche enterrée ; et le premier type de conductivité et le second type de conductivité sont opposés l'un à l'autre. La tension de pincement du transistor à effet de champ à jonction présente les caractéristiques d'être facilement réglée et définie et présente un processus de préparation simple.
(ZH)提供一种结型场效应晶体管(JFET)及其制备方法,属于结型场效应晶体管技术领域。该JFET包括:在衬底(11)上形成第一导电类型的埋层(111);在埋层(111)上外延生长形成外延层(12);在外延层(12)中形成的用于形成沟道的第一导电类型的第一阱,第一阱被引出形成源极;在外延层中形成的、位于第一阱的宽度方向的两侧并与其部接的第二导电类型的第二阱,第二阱被引出形成栅极;以及在外延层中形成的第一导电类型的第三阱,第三阱被引出形成漏极;其中,JFET的沟道方向基本垂直于衬底(11)表面;JFET在导通时,第一阱与第三阱之间通过埋层电性连接导通;第一导电类型与所述第二导电类型互为相反。该JFET的夹断电压具有易于调节设置、制备工艺简单的特点。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)