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1. (WO2014078759) ÉTAGE À ENTRÉE DIFFÉRENTIELLE À TRANSCONDUCTANCE CONSTANTE PÔLE À PÔLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/078759    N° de la demande internationale :    PCT/US2013/070485
Date de publication : 22.05.2014 Date de dépôt international : 18.11.2013
CIB :
H03F 3/45 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474 (US).
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1, Nishi-shinjuku 6-chome Shinjuku-ku, Tokyo, 160-8366 (JP) (JP only)
Inventeurs : ALEX, Saju, Mathew; (US)
Mandataire : FRANZ, Warren, L.; Texas Instruments Incorporated Deputy General Patent Counsel P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474 (US)
Données relatives à la priorité :
61/727,531 16.11.2012 US
13/933,647 02.07.2013 US
Titre (EN) RAIL-TO-RAIL CONSTANT TRANSCONDUCTANCE DIFFERENTIAL INPUT STAGE
(FR) ÉTAGE À ENTRÉE DIFFÉRENTIELLE À TRANSCONDUCTANCE CONSTANTE PÔLE À PÔLE
Abrégé : front page image
(EN)A primary differential input pair of transistors (310) and a secondary differential input pair of transistors (338) are capable of operating in parallel to provide load current. A level-shifting pre-stage (384 and 387) to the secondary differential pair (338) downwardly level-shifts rail-to- rail input signals. Doing so prevents the secondary differential pair (338) from entering cut-off. A tail current shunt device (381) provides tail current to the secondary differential pair (338) as the primary differential pair (310) approaches cut-off when a common-mode component of the input signals approaches the positive voltage rail (363). Consequently, the sum of currents through first differential input transistors (315 and 342) associated with the primary and secondary differential input pairs (310 and 338) remains constant to the first load (323). Likewise, the sum of currents through the second differential input transistors (320 and 346) associated with the primary and secondary differential input pairs (310 and 338) remains constant to the second load 327). Both arms of the composite differential input stage present constant transconductances to their respective loads as a result.
(FR)L'invention concerne une paire d'entrées différentielles primaires de transistors (310) et une paire d'entrées différentielles secondaires de transistors (338), capables de fonctionner en parallèle pour générer un courant de charge. Un pré-étage de décalage de niveau (384 et 387) par rapport à la paire d'entrées différentielles secondaires (338) décale vers le bas le niveau des signaux d'entrée pôle à pôle. Cette mesure empêche la paire d'entrées différentielles secondaires (338) d'approcher un état de blocage. Un dispositif en dérivation de courant de queue (380) génère un courant de queue vers la paire d'entrées différentielles secondaires (338) au moment où la paire d'entrées différentielles primaires (310) approche un état de blocage lorsqu'une composante de mode commun des signaux d'entrée s'approche du pôle de tension positive (363). En conséquence, la somme des courants passant dans les premiers transistors à entrée différentielle (315) et 342) associés aux paires d'entrées différentielles primaires et secondaires (310 et 338) reste constante par rapport à la première charge (323). De la même façon, la somme des courants passant dans les seconds transistors à entrée différentielle (320 et 346) associés aux paires d'entrées différentielles primaires et secondaires (310 et 338) reste constante par rapport à la seconde charge (327). Les deux branches de l'étage à entrée différentielle combiné présentent donc des transconductances constantes par rapport à leurs charges respectives.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)