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1. (WO2014076229) AMPLIFICATION ASYNCHRONE DE TRANSITOIRE DE CHARGE POUR MODULATEUR À MODULATION D'IMPULSIONS EN DURÉE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/076229    N° de la demande internationale :    PCT/EP2013/073923
Date de publication : 22.05.2014 Date de dépôt international : 15.11.2013
CIB :
H02M 3/156 (2006.01)
Déposants : ST-ERICSSON SA [CH/CH]; Chemin du Champ-des-Filles 39 CH-1228 Plan-les-Ouates (CH)
Inventeurs : PIGNOLO, Philippe; (FR)
Mandataire : STRÖM & GULLIKSSON AB; P.O. Box 793 SE-220 07 Lund (SE)
Données relatives à la priorité :
12306439.6 19.11.2012 EP
13368041.3 28.10.2013 EP
Titre (EN) LOAD TRANSIENT ASYNCHRONOUS BOOST FOR PULSE WIDTH MODULATION MODULATOR
(FR) AMPLIFICATION ASYNCHRONE DE TRANSITOIRE DE CHARGE POUR MODULATEUR À MODULATION D'IMPULSIONS EN DURÉE
Abrégé : front page image
(EN)A pulse width modulation controller (PWM) is disclosed which has a MOSFET (15) responsive to the error voltage (Verror) signal from the PWM amplifier (17) to detect a transient condition without delay ∆Td. The MOSFET drain generates and applies a detection signal (S) to a delaying circuit (D). The delaying circuit (D) is responsive to the transient detection signal (S) to asynchronously output two latch signals (S1) and (S2) which on application to respective latch circuits (L1, L2) cause a change in conduction state of PMOS (8) and NMOS (9). This arrangement reduces voltage undershoot.
(FR)L'invention concerne un dispositif de commande de modulation d'impulsions en durée (PWM) qui comprend un transistor MOSFET (15) sensible au signal de tension d'erreur (Verror) en provenance d'un amplificateur PWM (17) pour détecter un état transitoire sans délai ∆Td. Le drain du transistor MOSFET génère un signal de détection (S) et l'applique à un circuit à retard (D). Le circuit à retard (D) est sensible au signal de détection de transitoire (S) pour délivrer d'une manière asynchrone deux signaux de verrouillage (S1) et (S2) qui, lorsqu'ils sont appliqués à des circuits verrous respectifs (L1, L2), provoquent un changement d'état de conduction de transistors PMOS (8) et NMOS (9). Cet agencement réduit un sous-dépassement de tension.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)