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1. (WO2014062558) SYSTÈMES ET PROCÉDÉS DE LECTURE DE CELLULES DE MÉMOIRE RÉSISTIVE (MÉMOIRE RRAM)
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/062558    N° de la demande internationale :    PCT/US2013/064811
Date de publication : 24.04.2014 Date de dépôt international : 14.10.2013
CIB :
G11C 11/16 (2006.01), G11C 13/00 (2006.01), G11C 7/06 (2006.01)
Déposants : MARVELL WORLD TRADE LTD. [BB/BB]; L'Horizon Gunsite Road Brittons Hill, St. Michael, BB 14027 (BB).
SUTARDJA, Pantas [US/US]; (US) (US only).
WU, Albert [US/US]; (US) (US only).
CHANG, Runzi [US/US]; (US) (US only).
LEE, Winston [US/US]; (US) (US only).
LEE, Peter [US/US]; (US) (US only)
Inventeurs : SUTARDJA, Pantas; (US).
WU, Albert; (US).
CHANG, Runzi; (US).
LEE, Winston; (US).
LEE, Peter; (US)
Mandataire : WIGGINS, Michael D.; Harness, Dickey & Pierce, P.L.C. P.O. Box 828 Bloomfield Hills, Michigan 48303 (US)
Données relatives à la priorité :
61/713,900 15.10.2012 US
14/050,678 10.10.2013 US
Titre (EN) SYSTEMS AND METHODS FOR READING RESISTIVE RANDOM ACCESS MEMORY (RRAM) CELLS
(FR) SYSTÈMES ET PROCÉDÉS DE LECTURE DE CELLULES DE MÉMOIRE RÉSISTIVE (MÉMOIRE RRAM)
Abrégé : front page image
(EN)A system including a resistive random access memory cell connected to a word line and a bit line and a pre-charge circuit configured to pre-charge the bit line to a first voltage with the word line being unselected. A driver circuit selects the word line at a first time subsequent to the bit line being charged to the first voltage. A comparator compares a second voltage on the bit line to a third voltage supplied to the comparator and generates an output based on the comparison. A latch latches the output of the comparator and generates a latched output. A pulse generator generates a pulse after a delay subsequent to the first time to clock the latch to latch the output of the comparator and generate the latched output. The latched output indicates a state of the resistive random access memory cell.
(FR)La présente invention concerne un système incluant une cellule de mémoire résistive connectée à une ligne de mots et à une ligne de bits, et un circuit de précharge conçu pour précharger la ligne de bits à une première tension, la ligne de mots n'étant pas sélectionnée. Un circuit d'attaque sélectionne la ligne de mots à un premier moment après que la ligne de bits a été chargée à la première tension. Un comparateur compare une deuxième tension sur la ligne de bits à une troisième tension fournie au comparateur et génère une sortie sur la base de la comparaison. Un circuit à verrouillage verrouille la sortie du comparateur et génère une sortie verrouillée. Un générateur d'impulsions génère une impulsion après un retard ultérieur au premier moment pour cadencer le circuit à verrouillage pour verrouiller la sortie du comparateur et générer la sortie verrouillée. La sortie verrouillée indique un état de la cellule de mémoire résistive.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)