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1. (WO2014061426) DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/061426    N° de la demande internationale :    PCT/JP2013/076314
Date de publication : 24.04.2014 Date de dépôt international : 27.09.2013
CIB :
H01L 25/065 (2006.01), H01L 23/32 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Déposants : PS4 LUXCO S.A.R.L. [LU/LU]; 208, Val des Bons Malades, L-2121 Luxembourg (LU) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
KOSHIISHI, Kazutaka [JP/JP]; (JP) (US only).
KATAGIRI, Mitsuaki [JP/JP]; (JP) (US only).
ISA, Satoshi [JP/JP]; (JP) (US only).
SASAKI, Dai [JP/JP]; (JP) (US only)
Inventeurs : KOSHIISHI, Kazutaka; (JP).
KATAGIRI, Mitsuaki; (JP).
ISA, Satoshi; (JP).
SASAKI, Dai; (JP)
Mandataire : MIYAZAKI, Teruo; 11F, Toranomon-Twin-Building West, 10-1, Toranomon 2-chome, Minato-ku, Tokyo 1050001 (JP)
Données relatives à la priorité :
2012-227844 15.10.2012 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)Provided is a semiconductor device that is equipped with a package substrate on which wiring can be easily laid out. This semiconductor device is provided with a package substrate (3), an IF chip (1), and a core chip (2). The package substrate has: a plurality of first electrodes (4) that are aligned and disposed on a first rear surface; a plurality of second electrodes (9) that are aligned and disposed in the first direction (Y direction) on a first front surface; and wiring (23) that electrically connects the first electrodes (4) and the second electrodes (9) to each other. The IF chip has a plurality of third electrodes that are bonded to the second electrodes (9). The core chip is connected to the IF chip. In the first direction, the length of the IF chip is more than that of the core chip but equal to or less than that of the package substrate. At least one of the first electrodes (4) is disposed further toward the outside than a core chip end portion in the first direction. At least one of the second electrodes (9) is disposed further toward the outside than the core chip end portion in the first direction.
(FR)L'invention concerne un dispositif semi-conducteur qui est équipé d'un substrat de conditionnement sur lequel un câblage peut être disposé facilement. Ce dispositif semi-conducteur comporte un substrat de conditionnement (3), une puce IF (1) et une puce noyau (2). Le substrat de conditionnement a : une pluralité de premières électrodes (4) qui sont alignées et disposées sur une première surface arrière ; une pluralité de deuxièmes électrodes (9) qui sont alignées et disposées dans la première direction (direction Y) d'une première surface avant ; et un câblage (23) qui connecte électriquement les premières électrodes (4) aux deuxièmes électrodes (9). La puce IF comporte une pluralité de troisièmes électrodes qui sont soudées aux deuxièmes électrodes (9). La puce de noyau est connectée à la puce IF. Dans la première direction, la longueur de la puce IF est supérieure à celle de la puce de noyau mais inférieure ou égale à celle du substrat de conditionnement. Au moins une des premières électrodes (4) est disposée plus vers l'extérieur qu'une partie d'extrémité de puce de noyau dans la première direction. Au moins une des deuxièmes électrodes (9) est disposée plus vers l'extérieur que la partie d'extrémité de puce de noyau dans la première direction.
(JA) 容易に配線を引き回すことができるパッケージ基板を備えた半導体装置が提供される。この半導体装置は、パッケージ基板(3)とIFチップ(1)とコアチップ(2)とを備える。パッケージ基板は、第1の裏面上に配列された複数の第1の電極(4)と、第1の表面上に第1の方向(Y方向)に沿って配列された複数の第2の電極(9)と、第1の電極(4)と第2の電極(9)とを電気的に接続する配線(23)と、を有する。IFチップは複数の第2の電極(9)と接合された複数の第3の電極を有する。コアチップはIFチップと接続されている。第1の方向において、IFチップの長さは、コアチップの長さよりも長く、パッケージ基板の長さ以下である。第1の電極(4)の少なくとも1つは、コアチップの第1の方向の端部よりも外側に配置される。第2の電極(9)の少なくとも1つは、コアチップの第1の方向の端部よりも外側に配置される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)