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1. (WO2014061254) TRANSISTOR À EFFET DE CHAMP ET DISPOSITIF À SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/061254    N° de la demande internationale :    PCT/JP2013/006103
Date de publication : 24.04.2014 Date de dépôt international : 11.10.2013
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : ASAHI KASEI MICRODEVICES CORPORATION [JP/JP]; 1-105, Kanda Jinbocho, Chiyoda-ku, Tokyo 1018101 (JP)
Inventeurs : MATSUDA, Jun-ichi; (JP)
Mandataire : MORI, Tetsuya; NICHIEI Patent and Trademark Attorneys, Shiroyama Trust Tower 32F, 3-1, Toranomon 4-chome, Minato-ku, Tokyo 1056032 (JP)
Données relatives à la priorité :
2012-228982 16.10.2012 JP
2013-136641 28.06.2013 JP
Titre (EN) FIELD-EFFECT TRANSISTOR AND SEMICONDUCTOR DEVICE
(FR) TRANSISTOR À EFFET DE CHAMP ET DISPOSITIF À SEMI-CONDUCTEUR
(JA) 電界効果トランジスタ及び半導体装置
Abrégé : front page image
(EN)Provided are: a field effect transistor wherein a drain withstand voltage in the off-state, and a drain withstand voltage in the on-state are improved; and a semiconductor device. The present invention is provided with: a field oxide film (31) that is disposed on an N-type drift region (20) positioned between a channel region of a silicon substrate (1) and an N-type drain (9); an N-type drift layer (21) that is provided under the drain (9) and the drift region (20) of the silicon substrate (1); and an embedded layer (51) having P-type impurity concentration higher than that of the silicon substrate (1). The embedded layer (51) is disposed under the drift layer (21) except a portion below at least a part of the drain (9), said embedded layer being disposed in the silicon substrate (1).
(FR)La présente invention a trait : à un transistor à effet de champ permettant d'améliorer une tension de tenue de drain à l'état bloqué et une tension de tenue de drain à l'état passant ; et à un dispositif à semi-conducteur. La présente invention est équipée : d'un film d'oxyde de champ (31) qui est disposé sur une zone de migration de type N (20) qui est positionnée entre une région de canal d'un substrat de silicium (1) et un drain de type N (9) ; d'une couche de migration de type N (21) qui est prévue sous le drain (9) et la zone de migration (20) du substrat de silicium (1) ; et d'une couche incorporée (51) qui est dotée d'une concentration en impuretés de type P qui est supérieure à celle du substrat de silicium (1). La couche incorporée (51) est disposée sur la couche de migration (21) à l'exception d'une portion sous au moins une partie du drain (9), ladite couche incorporée étant disposée dans le substrat de silicium (1).
(JA) オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるようにした電界効果トランジスタ及び半導体装置を提供する。シリコン基板(1)のうちのチャネル領域とN型のドレイン(9)との間に位置するN型のドリフト領域(20)上に配置されたフィールド酸化膜(31)と、シリコン基板(1)のうちのドリフト領域(20)及びドレイン(9)下に配置されたN型のドリフト層(21)と、シリコン基板(1)よりもP型の不純物濃度が高い埋め込み層(51)とを備える。埋め込み層(51)は、シリコン基板(1)のうちの、ドレイン(9)の少なくとも一部の下方を除いて、ドリフト層(21)下に配置されている。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)