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1. (WO2014024640) DISPOSITIF D'ESTIMATION D'EMPLACEMENT D'ERREUR DANS UN SCHÉMA LOGIQUE ET PROCÉDÉ S'Y RAPPORTANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/024640    N° de la demande internationale :    PCT/JP2013/069145
Date de publication : 13.02.2014 Date de dépôt international : 12.07.2013
CIB :
G05B 19/05 (2006.01), G06F 3/048 (2013.01)
Déposants : MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventeurs : YOSHINAGA Mitsunobu; (JP).
OI Tadashi; (JP).
TSUDAKA Shinichiro; (JP).
NAKAGAWA Masayo; (JP)
Mandataire : YOSHITAKE Hidetoshi; 10th floor, Sumitomo-seimei OBP Plaza Bldg., 4-70, Shiromi 1-chome, Chuo-ku, Osaka-shi, Osaka 5400001 (JP)
Données relatives à la priorité :
2012-175932 08.08.2012 JP
Titre (EN) DEVICE FOR ESTIMATING ERROR LOCATION IN LOGIC DIAGRAM AND METHOD THEREFOR
(FR) DISPOSITIF D'ESTIMATION D'EMPLACEMENT D'ERREUR DANS UN SCHÉMA LOGIQUE ET PROCÉDÉ S'Y RAPPORTANT
(JA) ロジック図面誤り箇所推定装置及びその方法
Abrégé : front page image
(EN)The purpose of the present invention is to provide a technique enabling appropriate estimation of the location of errors in a logic diagram. A logic diagram display device is provided with the following: a signal line correctness determination unit (105) for determining the correctness of each signal line for each test on the basis of a test table and the signal line state value of each signal line of a logic diagram; and a signal line correctness results aggregation unit (107) for calculating the correctness results aggregate value of each signal line on the basis of the correctness determination results for each signal line. Further, the logic diagram display device is provided with the following: an erroneous signal line estimation unit (108) for estimating signal line errors on the basis of the correctness-results aggregate value of each signal line; and a display unit (109) for displaying each signal line on the logic diagram using a display mode that is in accordance with the signal line errors.
(FR)La présente invention a pour objectif de fournir une technique permettant une estimation appropriée de l'emplacement d'erreurs dans un schéma logique. Un dispositif d'affichage de schéma logique est doté des éléments suivants : une unité de détermination d'exactitude de ligne de signal (105) destinée à déterminer l'exactitude de chaque ligne de signal pour chaque essai sur la base d'une table d'essai et de la valeur d'état de ligne de signal pour chaque ligne de signal d'un schéma logique ; et une unité d'agrégation de résultats d'exactitude de ligne de signal (107) destinée à calculer la valeur cumulée de résultats d'exactitude de chaque ligne de signal sur la base des résultats de détermination d'exactitude pour chaque ligne de signal. En outre, le dispositif d'affichage de schéma logique est doté des éléments suivants : une unité d'estimation de ligne de signal erronée (108) destinée à estimer les erreurs de ligne de signal sur la base de la valeur cumulée de résultats d'exactitude de chaque ligne de signal ; et une unité d'affichage (109) destinée à afficher chaque ligne de signal sur le schéma logique en utilisant un mode d'affichage qui est en conformité avec les erreurs de ligne de signal.
(JA)適切にロジック図面の誤り箇所を推定することが可能な技術を提供することを目的とする。ロジック図面表示装置は、ロジック図面上の各信号線の信号線状態値と、試験テーブルとに基づいて、各信号線の正否を各試験について判定する信号線正否判定部(105)と、各信号線の正否の判定結果に基づいて、各信号線の正否結果集計値を算出する信号線正否結果集計部(107)とを備える。また、ロジック図面表示装置は、各信号線の正否結果集計値に基づいて、各信号線の誤りを推定する誤り信号線推定部(108)と、各信号線の誤りに応じた表示形態で各信号線をロジック図面上に表示する表示部(109)とを備える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)