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1. (WO2014024348) DISPOSITIF D'IMAGERIE À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/024348    N° de la demande internationale :    PCT/JP2013/002469
Date de publication : 13.02.2014 Date de dépôt international : 11.04.2013
CIB :
H01L 27/146 (2006.01), H04N 5/363 (2011.01), H04N 5/374 (2011.01)
Déposants : PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Inventeurs : ISHII, Motonori;
Mandataire : NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Données relatives à la priorité :
2012-177342 09.08.2012 JP
Titre (EN) SOLID-STATE IMAGING DEVICE
(FR) DISPOSITIF D'IMAGERIE À SEMI-CONDUCTEURS
(JA) 固体撮像装置
Abrégé : front page image
(EN)A pixel (10) is provided with: a photoelectric conversion unit (21); a charge storage unit (115); an amplifying transistor (116) connected from the gate thereof to the charge storage unit (115); a selection transistor (202) connected from the source thereof to the source of the amplifying transistor (116) and connected from the drain thereof to a column signal line (23); and a reset transistor (117) connected from the source thereof to the charge storage unit (115) and from the drain thereof to the column signal line (23). During the pixel signal reading period, a first voltage for setting the selection transistor (202) to a conductive state is applied to the gate of the selection transistor (202), and a second voltage for setting the reset transistor (117) to a non-conductive state is applied to the gate of the reset transistor (117); during the reset period of the charge storage unit (115), an intermediate voltage between the first voltage and the second voltage is applied to the gate of the selection transistor (202).
(FR)La présente invention se rapporte à un pixel (10) qui comprend : une unité de conversion photoélectrique (21); une unité de stockage de charge (115); un transistor d'amplification (116) raccordé depuis la grille de ce dernier à l'unité de stockage de charge (115); un transistor de sélection (202) raccordé depuis la source de ce dernier à la source du transistor d'amplification (116) et raccordé depuis le drain de ce dernier à une ligne d'acheminement de signaux en forme de colonne (23); et un transistor de réinitialisation (117) raccordé depuis la source de ce dernier à l'unité de stockage de charge (115) et raccordé depuis le drain de ce dernier à la ligne d'acheminement de signaux en forme de colonne (23). Pendant la période de lecture de signaux de pixel, une première tension pour mettre le transistor de sélection (202) dans un état conducteur est appliquée à la grille du transistor de sélection (202) et une seconde tension pour mettre le transistor de réinitialisation (117) dans un état non conducteur est appliquée à la grille du transistor de réinitialisation (117); pendant la période de réinitialisation de l'unité de stockage de charge (115), une tension intermédiaire entre la première tension et la seconde tension est appliquée à la grille du transistor de sélection (202).
(JA) 画素(10)は、光電変換部(21)と、電荷蓄積部(115)と、ゲートが電荷蓄積部(115)に接続された増幅トランジスタ(116)と、ソースが増幅トランジスタ(116)のソースに接続されドレインが列信号線(23)に接続された選択トランジスタ(202)と、ソースが電荷蓄積部(115)に接続されドレインが列信号線(23)に接続されたリセットトランジスタ(117)とを有し、画素信号読み出し期間では、選択トランジスタ(202)のゲートには選択トランジスタ(202)を導通状態とする第1の電圧が印加され、リセットトランジスタ(117)のゲートにはリセットトランジスタ(117)を非導通状態とする第2の電圧が印加され、電荷蓄積部(115)リセット期間では、選択トランジスタ(202)のゲートには、第1の電圧および第2の電圧の中間電圧が印加される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)