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1. (WO2014022281) RÉGULATION DE TENSION DE LIGNE DE BITS DANS UNE MÉMOIRE NON VOLATILE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2014/022281 N° de la demande internationale : PCT/US2013/052504
Date de publication : 06.02.2014 Date de dépôt international : 29.07.2013
CIB :
G11C 16/24 (2006.01) ,G11C 16/30 (2006.01) ,G11C 16/34 (2006.01)
Déposants : SPANSION LLC[US/US]; 915 DeGuigne Drive Sunnyvalle, CA 94088-3453, US
Inventeurs : BINBOGA, Evrim; US
Mandataire : LEE, Michael, Q.; Sterne, Kessler, Goldstein & Fox P.L.L.C. 1100 New York Avenue N.W. Washington, DC 20005, US
Données relatives à la priorité :
13/563,20631.07.2012US
Titre (EN) BITLINE VOLTAGE REGULATION IN NON-VOLATILE MEMORY
(FR) RÉGULATION DE TENSION DE LIGNE DE BITS DANS UNE MÉMOIRE NON VOLATILE
Abrégé : front page image
(EN) Systems and methods are provided to minimize write disturb conditions in an untargeted memory cell of a non-volatile memory array. Bitline driver circuits are provided to control a ramped voltage applied both to a bitline of a target memory cell and a neighboring bitline of an untargeted memory cell, Various embodiments advantageously maintain the integrity of data stored in the untargeted memory cells by applying a controlled voltage signal to a previously floating bitline of a neighbor cell to reduce a potential difference between the source and drain nodes of the untargeted. neighbor memory cell during a write operation at a target memory cell. In another embodiment, an increased source bias voltage is applied on a "source" bitline of the target cell during the ramping of the drain bias voltage and then reduced to a ground or near ground potential during the write operation.
(FR) L'invention concerne des systèmes et des procédés prévus pour minimiser les conditions de perturbation d'écriture dans une cellule de mémoire non ciblée d'un réseau de mémoire non volatile. Des circuits pilote de ligne de bits sont prévus pour commander une tension ayant fait l'objet d'une évolution linéaire appliquée à la fois à une ligne de bits d'une cellule de mémoire cible et à une ligne de bits voisine d'une cellule de mémoire non ciblée. Divers modes de réalisation maintiennent de façon avantageuse l'intégrité de données stockées dans les cellules de mémoire non ciblées en appliquant un signal de tension commandé à une ligne de bits précédemment flottante d'une cellule voisine afin de réduire une différence de potentiel entre les nœuds de source et de drain de la cellule de mémoire voisine non ciblée pendant une opération d'écriture dans une cellule de mémoire cible. Dans un autre mode de réalisation, une tension de polarisation de source accrue est appliquée sur une ligne de bits de « source » de la cellule cible pendant l'évolution linéaire de la tension de polarisation de drain puis est réduite à un potentiel de terre ou proche de la terre pendant l'opération d'écriture.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)