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1. (WO2014018182) STRUCTURES ÉPITAXIALES 3D AUTO-ALIGNÉES POUR FABRICATION DE DISPOSITIF MOS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/018182    N° de la demande internationale :    PCT/US2013/045471
Date de publication : 30.01.2014 Date de dépôt international : 12.06.2013
CIB :
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054 (US) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
GLASS, Glenn A. [US/US]; (US) (US only).
AUBERTINE, Daniel B. [US/US]; (US) (US only).
MURTHY, Anand S. [US/US]; (US) (US only).
THAREJA, Gaurav [IN/US]; (US) (US only).
GHANI, Tahir [US/US]; (US) (US only)
Inventeurs : GLASS, Glenn A.; (US).
AUBERTINE, Daniel B.; (US).
MURTHY, Anand S.; (US).
THAREJA, Gaurav; (US).
GHANI, Tahir; (US)
Mandataire : MALONEY, Neil F.; Finch and Maloney PLLC c/o CPA Global P.O. Box 52050 Minneapolis, Minnesota 55402 (US)
Données relatives à la priorité :
13/560,513 27.07.2012 US
Titre (EN) SELF-ALIGNED 3-D EPITAXIAL STRUCTURES FOR MOS DEVICE FABRICATION
(FR) STRUCTURES ÉPITAXIALES 3D AUTO-ALIGNÉES POUR FABRICATION DE DISPOSITIF MOS
Abrégé : front page image
(EN)Techniques are disclosed for customization of fin-based transistor devices to provide a diverse range of channel configurations and/or material systems within the same integrated circuit die. In accordance with one example embodiment, sacrificial fins are removed and replaced with custom semiconductor material of arbitrary composition and strain suitable for a given application. In one such case, each of a first set of the sacrificial fins is recessed or otherwise removed and replaced with a p-type material, and each of a second set of the sacrificial fins is recessed or otherwise removed and replaced with an n-type material. The p-type material can be completely independent of the process for the n-type material, and vice-versa. Numerous other circuit configurations and device variations are enabled using the techniques provided herein.
(FR)La présente invention porte sur des techniques qui permettent de personnaliser des dispositifs à transistors à base d'ailettes pour fournir une plage diverse de configurations de canal et/ou de systèmes matériels dans la même puce de circuit intégré. Selon un mode de réalisation illustratif, des ailettes sacrificielles sont éliminées et remplacées par un matériau semi-conducteur personnalisé de composition et de déformation arbitraires, adaptées à une application donnée. Dans un tel cas, chaque ailette sacrificielle d'un premier ensemble des ailettes sacrificielles est renfoncée ou autrement éliminée et remplacée par un matériau de type p, et chaque ailette sacrificielle d'un second ensemble des ailettes sacrificielles est renfoncée ou autrement éliminée et remplacée par un matériau de type n. Le matériau de type p peut être complètement indépendant du processus pour le matériau de type n, et réciproquement. Diverses autres configurations de circuit et variations de dispositif sont rendues possible en utilisant les techniques décrites par les présentes.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)