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1. (WO2014015661) STRUCTURE DE TOPOLOGIE DE SYSTÈME
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/015661    N° de la demande internationale :    PCT/CN2013/070185
Date de publication : 30.01.2014 Date de dépôt international : 08.01.2013
CIB :
G06F 15/16 (2006.01)
Déposants : INSPUR(BEIJING) ELECTRONIC INFORMATION INDUSTRY CO., LTD [CN/CN]; 1F, Tower C, No.2 Xinxi Rd.Shangdi, Haidian Beijing 100085 (CN)
Inventeurs : WANG, Endong; (CN).
HU, Leijun; (CN).
LI, Rengang; (CN)
Mandataire : AFD CHINA INTELLECTUAL PROPERTY LAW OFFICE; Suite B 1601A, 8 Xue Qing Rd., Haidian Beijing 100192 (CN)
Données relatives à la priorité :
201210264574.0 27.07.2012 CN
Titre (EN) SYSTEM TOPOLOGY STRUCTURE
(FR) STRUCTURE DE TOPOLOGIE DE SYSTÈME
(ZH) 一种系统拓扑结构
Abrégé : front page image
(EN)A system topology structure and an establishment method for a topology structure. The topology structure is applied to a verification platform, wherein in the topology structure, the port logic of a port of a chipset realized by a field-programmable gate array (FPGA) is interchanged with the port logic of a port of another chipset realized by the FPGA, so that a processor is not cross-connected with the FPGA. Compared with a cross-interconnected topology structure, the topology structure is more optimized.
(FR)L'invention concerne une structure de topologie de système et un procédé d'établissement pour une structure de topologie. Cette dernière est appliquée à une plate-forme de vérification. Dans la structure de topologie selon l'invention, la logique de port d'un jeu de puces réalisé par une matrice prédiffusée programmable par l'utilisateur (FPGA) est remplacée par la logique de port d'un autre jeu de puces réalisé par la FPGA, de sorte qu'un processeur ne soit pas interconnecté avec la FPGA. La structure de topologie selon l'invention est optimisée par rapport à une structure de topologie interconnectée.
(ZH)一种系统拓扑结构和一种拓扑结构的建立方法,该拓扑结构应用于验证平台,其中:该拓扑结构中,现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与FPGA实现的另外一芯片组的一端口的端口逻辑互换,使得处理器与FPGA不交叉相连。该拓扑结构与交叉互连的拓扑结构相比更加优化。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)