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1. (WO2014015185) CARACTÉRISATION DE SYNCHRONISATION RELATIVE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/015185    N° de la demande internationale :    PCT/US2013/051156
Date de publication : 23.01.2014 Date de dépôt international : 18.07.2013
CIB :
G06F 17/50 (2006.01)
Déposants : UNIVERSITY OF UTAH RESEARCH FOUNDATION [US/US]; 615 Arapeen Drive, Suite #310 Salt Lake City, UT 84108 (US)
Inventeurs : STEVENS, Kenneth S.; (US)
Mandataire : WILDING, David, G.; Michael Best & Friedrich LLP 100 East Wisconsin Avenue Suite 3300 Milwaukee, WI 53202-4108 (US)
Données relatives à la priorité :
61/672,865 18.07.2012 US
61/673,849 20.07.2012 US
PCT/US2013/051160 18.07.2013 US
Titre (EN) RELATIVE TIMING CHARACTERIZATION
(FR) CARACTÉRISATION DE SYNCHRONISATION RELATIVE
Abrégé : front page image
(EN)Technology for relative timing characterization enabling use of clocked electronic design automation (EDA) tool flows is disclosed. In an example, a method can include a EDA tool identifying a relative timing constraint (RTC) of a cell in a circuit model between a point of divergence (pod) event and two point of convergence (poc) events, wherein the two poc events include a first poc event (poc0) and a second poc event (poc1). The EDA tool can generate a maximum target delay for a first poc event path between the pod event and the first poc event. The EDA tool can generate a minimum target delay for a second poc event path between the pod event and the second poc event. The EDA tool can then optimize the circuit model using the maximum target delay and the minimum target delay.
(FR)L'invention concerne la technologie de caractérisation de synchronisation relative, qui permet d'utiliser des flux d'outils d'automatisation de conception de circuits électroniques cadencée (EDA). Dans un exemple, un procédé peut inclure un outil EDA qui identifie une contrainte de synchronisation relative (RTC) d'une cellule dans un modèle de circuit, entre un événement de point de divergence (pod) et deux événements de point de convergence (poc), les deux événements poc comprenant un premier événement poc (poc0) et un second événement poc (poc1). L'outil EDA peut générer un délai cible maximum pour un premier trajet d'événement poc entre l'événement pod et le premier événement poc. L'outil EDA peut générer un délai cible minimum pour un second trajet d'événement poc entre l'événement pod et le second événement poc. L'outil EDA peut ensuite optimiser le modèle de circuit à l'aide du délai cible maximum et du délai cible minimum.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)