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1. (WO2014014809) FORMATION D'UN SYSTÈME DE CRÉATION D'ENTRETOISE À L'AIDE D'UN FILM DIÉLECTRIQUE CONFORME POUR LE REMPLISSAGE D'UN INTERSTICE DE COUCHE DIÉLECTRIQUE PRÉMÉTALLIQUE SANS VIDE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/014809    N° de la demande internationale :    PCT/US2013/050463
Date de publication : 23.01.2014 Date de dépôt international : 15.07.2013
CIB :
H01L 21/8238 (2006.01), H01L 21/31 (2006.01), H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474 (US).
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1, Nishi-Shinjuku 6-chome Shinjuku-ku Tokyo 160-8366 (JP) (JP only)
Inventeurs : LLL, Tom; (US)
Mandataire : FRANZ, Warren, L.; Texas Instruments Incorporated Deputy General Patent Counsel P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474 (US)
Données relatives à la priorité :
13/906,500 31.05.2013 US
61/673,645 19.07.2012 US
Titre (EN) SPACER SHAPER FORMATION WITH CONFORMAL DIELECTRIC FILM FOR VOID FREE PRE-METAL DIELECTRIC LAYER GAP FILL
(FR) FORMATION D'UN SYSTÈME DE CRÉATION D'ENTRETOISE À L'AIDE D'UN FILM DIÉLECTRIQUE CONFORME POUR LE REMPLISSAGE D'UN INTERSTICE DE COUCHE DIÉLECTRIQUE PRÉMÉTALLIQUE SANS VIDE
Abrégé : front page image
(EN)An integrated circuit (100) may be formed by removing source/drain spacers from offset spacers on sidewalls of MOS transistor gates (114, 132), forming a contact etch stop layer (CESL) spacer layer on lateral surfaces of the MOS transistor gates, etching back the CESL spacer layer to form sloped CESL spacers (156) on the lateral surfaces of the MOS transistor gates with heights of 1/4 to 3/4 of the MOS transistor gates, forming a CESL (164) over the sloped CESL spacers, the MOS transistor gates and the intervening substrate, and forming a pre-metal dielectric layer (172) over the CESL.
(FR)La présente invention peut permettre de former un circuit intégré (100) par retrait des entretoises de source/drain parmi les entretoises de décalage sur les parois de grilles (114, 132) de transistor MOS, formation d'une couche d'entretoise à couche d'arrêt de gravure de contact (CESL) sur les surfaces latérales des grilles de transistor MOS, rétrogravure de la couche d'entretoise à CESL pour obtenir, sur les surfaces latérales des grilles de transistor MOS, des entretoises à CESL inclinées (156) dont la hauteur représente 1/4 à 3/4 desdites grilles de transistor MOS, formation d'une CESL (164) sur les entretoises à CESL inclinées, sur les grilles de transistor MOS et sur le substrat intermédiaire, et formation d'une couche diélectrique prémétallique (172) sur la CESL.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)