WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2014013618) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/013618    N° de la demande internationale :    PCT/JP2012/068500
Date de publication : 23.01.2014 Date de dépôt international : 20.07.2012
CIB :
H01L 27/04 (2006.01), H01L 29/739 (2006.01), H01L 29/78 (2006.01)
Déposants : Mitsubishi Electric Corporation [JP/JP]; 7-3,Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP) (Tous Sauf US).
ATA, Yasuo [--/JP]; (JP) (US Seulement)
Inventeurs : ATA, Yasuo; (JP)
Mandataire : TAKADA, Mamoru; Takada, Takahashi & Partners, 5th Floor, Intec 88 Bldg., 20, Araki-cho, Shinjuku-ku, Tokyo 1600007 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
Abrégé : front page image
(EN)In the present invention, a main cell that outputs a main current is formed in a first region of a semiconductor substrate (1), and a sense cell that outputs a sense current proportional to the main current is formed in a second region of the semiconductor substrate (1). In the first and the second regions, p type base layers (3) are respectively formed on the n- type drift layers (2). An n type impurity is injected into the p type base layers (3) using masks (10) respectively having openings (9a, 9b) in the first and the second regions, and n+ type emitter regions (4a, 4b) are formed. On the p type base layers (3) in the first and the second regions, p+ type contact regions (5a, 5b) are formed, respectively. Trench gates (6a, 6b) that respectively penetrate the p type base layers (3) and the n+ type emitter regions (4a, 4b) are formed. In the first and the second regions, p type collector layers (8) are respectively formed on the lower surfaces of the n- type drift layers (2). The area of the opening (9b) is smaller than that of the opening (9a). The threshold voltage of the sense cell is higher than that of the main cell.
(FR)Dans la présente invention, une cellule principale qui produit un courant principal est formée dans une première zone d'un substrat semi-conducteur (1), et une cellule de détection qui produit un courant de détection proportionnel au courant principal est formée dans une seconde zone du substrat semi-conducteur (1). Dans les première et seconde zones, des couches de base de type p (3) sont respectivement formées sur les couches de dérive de type n (2). Une impureté de type n est injectée dans les couches de base de type p (3) au moyen de masques (10) ayant respectivement des ouvertures (9a, 9b) dans les première et seconde zones, et des zones d'émetteur de type n+ (4a, 4b) sont formées. Sur les couches de base de type p (3) dans les première et seconde zones, des zones de contact de type p+ (5a, 5b) sont formées, respectivement. Des grilles en tranchée (6a, 6b) qui pénètrent respectivement dans les couches de base de type p (3) et les zones d'émetteur de type n+ (4a, 4b) sont formées. Dans les première et seconde zones, des couches de collecteur de type p (8) sont respectivement formées sur les surfaces inférieures des couches de dérive de type n (2). L'aire de l'ouverture (9b) est inférieure à celle de l'ouverture (9a). La tension de seuil de la cellule de détection est supérieure à celle de la cellule principale.
(JA) 主電流を出力するメインセルを半導体基板(1)の第1の領域に形成し、主電流に比例するセンス電流を出力するセンスセルを半導体基板(1)の第2の領域に形成する。第1及び第2の領域においてn-型ドリフト層(2)上にp型ベース層(3)を形成する。開口(9a,9b)をそれぞれ第1及び第2の領域に有するマスク(10)を用いてp型ベース層(3)にn型の不純物を注入してn+型エミッタ領域(4a,4b)を形成する。p+型コンタクト領域(5a,5b)をそれぞれ第1及び第2の領域のp型ベース層(3)上に形成する。p型ベース層(3)とn+型エミッタ領域(4a,4b)をそれぞれ貫通するトレンチゲート(6a,6b)を形成する。第1及び第2の領域においてn-型ドリフト層(2)の下面にp型コレクタ層(8)を形成する。開口(9b)の面積は開口(9a)の面積よりも小さい。センスセルの閾値電圧はメインセルの閾値電圧より高い。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)