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1. (WO2014011281) PROCÉDÉS D'EMPILEMENT DE PUCE À BOSSES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/011281    N° de la demande internationale :    PCT/US2013/036212
Date de publication : 16.01.2014 Date de dépôt international : 11.04.2013
Demande présentée en vertu du Chapitre 2 :    18.09.2013    
CIB :
H01L 23/14 (2006.01), H01L 23/498 (2006.01), H01L 23/00 (2006.01), H01L 25/065 (2006.01)
Déposants : XILINX, INC. [US/US]; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124 (US)
Inventeurs : KWON, Woon-Seong; (US).
RAMALINGAM, Suresh; (US)
Mandataire : CARTIER, Lois, D.; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124 (US)
Données relatives à la priorité :
13/548,029 12.07.2012 US
Titre (EN) METHODS FOR FLIP CHIP STACKING
(FR) PROCÉDÉS D'EMPILEMENT DE PUCE À BOSSES
Abrégé : front page image
(EN)A method for flip chip stacking includes forming (201) a cavity wafer (301) comprising a plurality of cavities (303) and a pair of corner guides (305), placing (203) a through-silicon-via (TSV) interposer (103) with solder bumps (107) coupled to a surface of the TSV interposer on the cavity wafer, such that the solder bumps are situated in the plurality of cavities and the TSV interposer is situated between the pair of corner guides, placing (205) an integrated circuit (IC) die (109) on another surface of the TSV interposer, such that the IC die, the TSV interposer, and the solder bumps form a stacked interposer unit (113), removing (207) the stacked interposer unit from the cavity wafer, and bonding (209) the solder bumps of the stacked interposer unit to an organic substrate (101) such that the stacked interposer unit and the organic substrate form a flip chip (300).
(FR)La présente invention concerne un procédé d'empilement de puce à bosses faisant appel à la formation (201) d'une plaquette à cavités (301) comprenant une pluralité de cavités (303) et une paire de guides d'angle (305), à la disposition (203) d'un interposeur de traversées de silicium (TSV) (103) muni de bossages de soudure (107) couplés à une surface de l'interposeur TSV sur la plaquette à cavités, de sorte que les bossages de soudure sont situés dans la pluralité de cavités et que l'interposeur TSV se trouve entre la paire de guides d'angle, à la disposition (205) d'une microplaquette de circuit intégré (IC) (109) sur une autre surface de l'interposeur TSV, de sorte que la microplaquette de circuit intégré, l'interposeur TSV et les bossages de soudure forment une unité d'interposeur empilée (113), au retrait (207) de l'unité d'interposeur empilée de la plaquette à cavités, et au soudage (209) des bossages de soudure de l'unité d'interposeur empilée sur un substrat organique (101) de sorte que l'unité d'interposeur empilée et le substrat organique forment une puce à bosses (300).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)