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1. (WO2014011228) ENSEMBLE DE CIRCUITS À HAUTE VITESSE À BORNE INTÉGRALE ET ENSEMBLE DE CONNECTEURS ÉLECTRIQUES DE CHARGEMENT DE POLARISATION CORRESPONDANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/011228    N° de la demande internationale :    PCT/US2013/030981
Date de publication : 16.01.2014 Date de dépôt international : 13.03.2013
CIB :
H05K 3/40 (2006.01), C25D 5/02 (2006.01)
Déposants : HSIO TECHNOLOGIES, LLC [US/US]; 13300 67th Avenue North Maple Grove, MN 55311 (US)
Inventeurs : RATHBURN, James; (US)
Mandataire : SCHWAPPACH, Karl, G.; Stoel Rives LLP 201 So. Main Street, Suite 1100 Salt Lake City, UT 84111 (US)
Données relatives à la priorité :
61/669,893 10.07.2012 US
Titre (EN) HIGH SPEED CIRCUIT ASSEMBLY WITH INTEGRAL TERMINAL AND MATING BIAS LOADING ELECTRICAL CONNECTOR ASSEMBLY
(FR) ENSEMBLE DE CIRCUITS À HAUTE VITESSE À BORNE INTÉGRALE ET ENSEMBLE DE CONNECTEURS ÉLECTRIQUES DE CHARGEMENT DE POLARISATION CORRESPONDANT
Abrégé : front page image
(EN)A method of making an array of integral terminals on a circuit assembly. The method includes the steps of depositing at least a first liquid dielectric layer on the first surface of a first circuit member, imaged to include a plurality of first recesses corresponding to the array of integral terminals. The selected surfaces of the first recesses are processed to accept electro-less conductive plating deposition. Electro-lessly plating is applied to the selected surfaces of the first recesses to create a plurality of first conductive structures electrically coupled to, and extending generally perpendicular to, the first circuitry layer. Electro-plating is applied to the electro-less plating to substantially first recesses with a conductive material. The steps of depositing, processing, electro-less plating, and electro-plating are repeated to form the integral terminals of a desired shape. The dielectric layers are removed to expose the terminals.
(FR)La présente invention porte sur un procédé de réalisation d'un réseau de bornes intégrales sur un ensemble de circuits. Le procédé comprend les étapes de dépôt d'au moins une première couche de diélectrique liquide sur la première surface d'un premier élément de circuit, imagé pour comprendre une pluralité de premiers renfoncements correspondant au réseau de bornes intégrales. Les surfaces sélectionnées des premiers renfoncements sont traitées pour accepter un dépôt autocatalytique conducteur. Un dépôt autocatalytique est appliqué aux surfaces sélectionnées des premiers renfoncements pour créer une pluralité de premières structures conductrices électriquement couplées à, et s'étendant généralement perpendiculairement à, la première couche de circuiterie. Un électroplacage est appliqué au dépôt autocatalytique sensiblement aux premiers renfoncements avec un matériau conducteur. Les étapes de dépôt, traitement, dépôt autocatalytique, et électroplacage sont répétées pour former les bornes intégrales d'une forme désirée. Les couches de diélectrique sont retirées pour exposer les bornes.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)