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1. (WO2014010220) SOUS-MONTURE, ÉLÉMENT À SEMI-CONDUCTEUR SCELLÉ, ET PROCÉDÉ DE FABRICATION ASSOCIÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/010220    N° de la demande internationale :    PCT/JP2013/004205
Date de publication : 16.01.2014 Date de dépôt international : 05.07.2013
CIB :
H01L 23/12 (2006.01), H01L 21/60 (2006.01), H01L 23/29 (2006.01), H01L 23/31 (2006.01), H01L 25/04 (2006.01), H01L 25/18 (2006.01)
Déposants : ADVANCED PHOTONICS, INC. [JP/JP]; KOL 305, The university of Tokyo, 4-6-1, Komaba, Meguro-ku, Tokyo 1538904 (JP)
Inventeurs : SONG, Xueliang; (JP).
SATO, Nozomu; (JP).
KANNO, Genta; (JP).
MAKINO, Yohko; (JP)
Mandataire : TANI & ABE, P.C.; 6-20, Akasaka 2-chome, Minato-ku, Tokyo 1070052 (JP)
Données relatives à la priorité :
2012-157541 13.07.2012 JP
Titre (EN) SUBMOUNT, SEALED SEMICONDUCTOR ELEMENT, AND METHOD FOR FABRICATING SAME
(FR) SOUS-MONTURE, ÉLÉMENT À SEMI-CONDUCTEUR SCELLÉ, ET PROCÉDÉ DE FABRICATION ASSOCIÉ
(JA) サブマウントおよび封止済み半導体素子ならびにこれらの作製方法
Abrégé : front page image
(EN)Provided is a submount (100) equipped with a semiconductor element (104), which can be easily connected to an IC on a main board. This submount (100) is constituted by a substrate (101), electrodes (102, 103), a semiconductor element (104), Au wire (105), and gold bumps (106, 107). The electrodes (102, 103), the semiconductor element (104), the Au wire (105), and the gold bumps (106, 107) are sealed onto the substrate (101) by a resin (108). After the gold bump (107) has been formed over the electrode (103) and the Au wire (105) by ball bonding, a side surface is exposed by cutting through dicing. The exposed surface functions as a side surface electrode of the submount (100).
(FR)La présente invention concerne une sous-monture (100) équipée d'un élément à semi-conducteur (104), qui peut être facilement connecté à un CI sur une carte principale. Cette sous-monture (100) est constituée par un substrat (101), des électrodes (102, 103), un élément à semi-conducteur (104), un fil en Au (105), et des bosses en or (106, 107). Les électrodes (102, 103), l'élément à semi-conducteur (104), le fil en Au (105), et les bosses en or (106, 107) sont scellés sur le substrat (101) par une résine (108). Après que la bosse en or (107) a été formée sur l'électrode (103) et le fil en Au (105) par soudure par écrasement de boule, une surface latérale est exposée par découpage en dé. La surface exposée sert d'électrode à surface latérale de la sous-monture (100).
(JA) メイン基板上のICと容易に接続することができる、半導体素子(104)を備えたサブマウント(100)を提供すること。本発明の一実施形態に係るサブマウント(100)は、基板(101)と、電極(102),(103)と、半導体素子(104)と、Auワイヤ(105)と、金バンプ(106),(107)とから構成される。電極(102),(103)と、半導体素子(104)と、Auワイヤ(105)と、金バンプ(106),(107)とは、樹脂(108)により基板(101)上で封止される。金バンプ(107)は、電極(103)上かつAuワイヤ(105)上にボールボンディングにより形成された後、ダイシングにより切断されて側面が露出する。露出した面が、サブマウント(100)の側面電極として機能することとなる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)