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1. (WO2014008696) PROCÉDÉ DE FABRICATION D'UN COMPOSANT SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/008696    N° de la demande internationale :    PCT/CN2012/079692
Date de publication : 16.01.2014 Date de dépôt international : 03.08.2012
CIB :
H01L 21/336 (2006.01)
Déposants : INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No. 3 Beitucheng West Road, Chaoyang District Beijing 100029 (CN) (Tous Sauf US).
YIN, Haizhou [CN/US]; (US) (US Seulement).
ZHANG, Keke [CN/CN]; (CN) (US Seulement)
Inventeurs : YIN, Haizhou; (US).
ZHANG, Keke; (CN)
Mandataire : HANHOW INTELLECTUAL PROPERTY PARTNERS; ZHU Haibo W1-1111,F/11 Oriental Plaza, No. 1 East Chang An Avenue Dongcheng District Beijing 100738 (CN)
Données relatives à la priorité :
201210240530.4 11.07.2012 CN
Titre (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR COMPONENT
(FR) PROCÉDÉ DE FABRICATION D'UN COMPOSANT SEMI-CONDUCTEUR
(ZH) 半导体器件制造方法
Abrégé : front page image
(EN)Disclosed is a method for manufacturing a semiconductor component, comprising: forming a gate stack structure (2) and a gate sidewall (4) on a substrate; forming raised source/drain regions (3C) on the substrate on each of two sides of the gate stack structure and of the gate sidewall; depositing on the entire component a lower-layer inter-layer dielectric layer (5A), and flattening the lower-layer inter-layer dielectric layer and the gate stack structure until the source/drain regions (3C) are exposed; selectively and epitaxially growing source/drain epitaxial regions (3D) on the raised source/drain regions (3C) to form an upper-layer inter-layer dielectric layer (5B) on the source/drain epitaxial regions; etching the upper-layer inter-layer dielectric layer until reaching the source/drain epitaxial regions, forming source/drain contact holes (5C); and forming a metal silicide (6) in the source/drain contact holes. According to the method of the present invention for manufacturing the semiconductor component, based on conventional raised source/drain, repeated epitaxy to form the raised source/drain epitaxial regions that are higher than the gate stack structure increases the area of the source/drain regions, thus reducing parasitic capacitance, and effectively increasing the performance of the component.
(FR)L'invention concerne un procédé de fabrication d'un composant semi-conducteur, consistant : à former une structure d'empilement de grille (2) et une paroi latérale de grille (4) sur un substrat ; à former des zones de source/drain élevées (3C) sur le substrat sur chacun des deux côtés de la structure d'empilement de grille et de la paroi latérale de grille ; à déposer sur tout le composant une couche diélectrique intercouche de couche inférieure (5A) et à aplatir la couche diélectrique intercouche de couche inférieure et la structure d'empilement de grille jusqu'à ce que les zones de source/drain (3C) soient découvertes ; à faire croître sélectivement et épitaxiquement des zones épitaxiques de source/drain (3D) sur les zones de source/drain élevées (3C) pour former une couche diélectrique intercouche de couche supérieure (5B) sur les zones épitaxiques de source/drain ; à graver la couche diélectrique intercouche de couche supérieure jusqu'à atteindre les zones épitaxiques de source/drain, formant des trous de contact de source/drain (5C) ; et à former un siliciure de métal (6) dans les trous de contact de source/drain. Selon le procédé selon la présente invention de fabrication du composant semi-conducteur, sur la base de zones de source/drain élevées conventionnelles, l'épitaxie répétée pour former les zones épitaxiques de source/drain élevées qui sont plus hautes que la structure d'empilement de grille accroît l'aire des zones de source/drain, réduisant ainsi la capacité parasite et accroissant efficacement la performance du composant.
(ZH)公开了一种半导体器件制造方法,包括:在衬底上形成栅极堆叠结构(2)和栅极侧墙(4);在栅极堆叠结构和栅极侧墙两侧衬底上形成提升源漏区(3C);在整个器件上沉积下层层间介质层(5A),并且平坦化下层层间介质层以及栅极堆叠结构,直至暴露提升源漏区(3C);在提升源漏区上选择性外延生长形成源漏外延区(3D);在源漏外延区上形成上层层间介质层(5B);刻蚀上层层间介质层直达源漏外延区,形成源漏接触孔(3C);在源漏接触孔中形成金属硅化物(6)。依照本发明的半导体器件制造方法,在传统的提升源漏基础上再次外延形成了高于栅极堆叠结构的提升源漏外延区,增大了源漏区面积从而减小了寄生电阻,有效提高了器件性能。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)