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1. (WO2014008252) APPAREIL ET PROCÉDÉ POUR UNE FORMATION ONO ARRONDIE DANS UN DISPOSITIF DE MÉMOIRE FLASH
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/008252    N° de la demande internationale :    PCT/US2013/049054
Date de publication : 09.01.2014 Date de dépôt international : 02.07.2013
CIB :
H01L 27/115 (2006.01), H01L 21/8247 (2006.01)
Déposants : SPANSION LLC [US/US]; 915 DeGuigne Drive Sunnyvale, CA 94088-3453 (US) (Tous Sauf US).
FANG, Shenqing [US/US]; (US) (US only).
CHEN, Tung-Sheng [US/US]; (US) (US only).
THURGATE, Tim [US/US]; (US) (US only).
LI, Di [US/US]; (US) (US only)
Inventeurs : FANG, Shenqing; (US).
CHEN, Tung-Sheng; (US).
THURGATE, Tim; (US).
LI, Di; (US)
Mandataire : HSU, Lin, C.; Murabito Hao & Barnes LLP Two N. Market Street Third Floor San Jose, CA 95113 (US)
Données relatives à la priorité :
13/540,373 02.07.2012 US
Titre (EN) APPARATUS AND METHOD FOR ROUNDED ONO FORMATION IN A FLASH MEMORY DEVICE
(FR) APPAREIL ET PROCÉDÉ POUR UNE FORMATION ONO ARRONDIE DANS UN DISPOSITIF DE MÉMOIRE FLASH
Abrégé : front page image
(EN)A method and apparatus for continuously rounded charge trapping layer formation in a flash memory device. The memory device includes a semiconductor layer, including a source/drain region. An isolation region is disposed adjacent to the source/drain region. A first insulator is disposed above the source/drain region. A charge trapping layer is disposed within the first insulator, wherein the charge trapping layer comprises a bulk portion and a first tip and a second tip on either side of said bulk portion, wherein said charge trapping layer extends beyond the width of the source/drain region. A second insulator is disposed above the charge trapping layer. A polysilicon gate structure is disposed above the second insulator, wherein a width of said control gate is wider than the width of said source/drain region.
(FR)La présente invention porte sur un procédé et un appareil pour une formation de couche de piégeage de charges arrondie de manière continue dans un dispositif de mémoire flash. Le dispositif de mémoire comprend une couche semi-conductrice, comprenant une région de source/drain. Une région d'isolation est disposée adjacente à la région de source/drain. Un premier isolant est disposé au-dessus de la région de source/drain. Une couche de piégeage de charges est disposée dans le premier isolant, la couche de piégeage de charges comprenant une partie de substrat et une première extrémité et une seconde extrémité sur chaque côté de ladite partie de substrat, ladite couche de piégeage de charges s'étendant au-delà de la largeur de la région de source/drain. Un second isolant est disposé au-dessus de la couche de piégeage de charges. Une structure de grille en polysilicium est disposée au-dessus du second isolant, une largeur de ladite grille de commande étant plus large que la largeur de ladite région de source/drain.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)