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1. (WO2014006722) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS ET PROCÉDÉ DE COMMANDE ASSOCIÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/006722    N° de la demande internationale :    PCT/JP2012/067210
Date de publication : 09.01.2014 Date de dépôt international : 05.07.2012
CIB :
G06F 1/08 (2006.01), G06F 13/42 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
KAWAKAMI, Kentaro [JP/JP]; (JP) (US Seulement)
Inventeurs : KAWAKAMI, Kentaro; (JP)
Mandataire : AOKI, Atsushi; SEIWA PATENT & LAW, Toranomon 37 Mori Bldg., 5-1, Toranomon 3-chome, Minato-ku, Tokyo 1058423 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF CONTROLLING SAME
(FR) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS ET PROCÉDÉ DE COMMANDE ASSOCIÉ
(JA) 半導体集積回路およびその制御方法
Abrégé : front page image
(EN)This semiconductor integrated circuit comprises: a system bus which operates with a first clock; a plurality of computation processing devices which are connected to the system bus, and which include a first computation processing device which operates with a second clock; and a control circuit which controls the system bus and the computation processing devices. The control circuit verifies that there is no access from the computation processing devices to the system bus, and thereafter changes the frequency of either the first clock or the second clock.
(FR)L'invention concerne un circuit intégré à semi-conducteurs comprenant : un bus système qui fonctionne avec une première horloge; une pluralité de dispositifs de traitement informatique qui sont connectés au bus système, et qui comprennent un premier dispositif de traitement informatique fonctionnant avec une seconde horloge; et un circuit de commande qui contrôle le bus système et les dispositifs de traitement informatique. Le circuit de commande vérifie qu'il n'y a pas d'accès des dispositifs de traitement informatique au bus système, puis modifie la fréquence de la première horloge ou de la seconde horloge.
(JA)本発明の半導体集積回路は、第1クロックで動作するシステムバスと、前記システムバスに接続され、第2クロックで動作する第1演算処理装置を含む複数の演算処理装置と、前記システムバス及び前記演算処理装置を制御する制御回路とを有し、前記制御回路は、前記演算処理装置から前記システムバスへのアクセスが発生していないことを確認した後に、前記第1クロック又は第2クロックの周波数を変更する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)