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1. (WO2014006447) DISPOSITIF DE MÉMOIRE BISTABLE POUVANT ÊTRE COMMUTÉ EN PHASE, DIVISEUR DE FRÉQUENCE ET ÉMETTEUR/RÉCEPTEUR DE FRÉQUENCE RADIO
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/006447    N° de la demande internationale :    PCT/IB2012/053371
Date de publication : 09.01.2014 Date de dépôt international : 03.07.2012
CIB :
H03K 23/00 (2006.01), H03K 3/356 (2006.01), H04B 1/40 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West Austin, TX 78735 (US) (Tous Sauf US).
GHAZINOUR, Akbar [DE/DE]; (DE) (US Seulement).
TROTTA, Saverio [IT/DE]; (DE) (US Seulement)
Inventeurs : GHAZINOUR, Akbar; (DE).
TROTTA, Saverio; (DE)
Données relatives à la priorité :
Titre (EN) PHASE SWITCHABLE BISTABLE MEMORY DEVICE, A FREQUENCY DIVIDER AND A RADIO FREQUENCY TRANSCEIVER
(FR) DISPOSITIF DE MÉMOIRE BISTABLE POUVANT ÊTRE COMMUTÉ EN PHASE, DIVISEUR DE FRÉQUENCE ET ÉMETTEUR/RÉCEPTEUR DE FRÉQUENCE RADIO
Abrégé : front page image
(EN)A phase switchable bistable memory device comprising a bistable memory component and a phase switching component is described. The bistable memory component comprises a bistable memory stage arranged to receive an input signal and a state transition stage arranged to receive a state transition signal and to cause the bistable memory stage to capture a logical state of the received input signal upon a transition from a first logical state of the state transition signal to a second logical state of the state transition signal. The phase switching component is arranged to receive a clock input signal and a phase control signal, and to output the state transition signal comprising transitions between logical states corresponding to transitions between logical states of the clock input signal and comprising a phase relative to the clock input signal based at least partly on the received phase control signal.
(FR)La présente invention porte sur un dispositif de mémoire bistable pouvant être commuté en phase comprenant un composant de mémoire bistable et un composant de commutation de phase. Le composant de mémoire bistable comprend un étage de mémoire bistable agencé pour recevoir un signal d'entrée et un étage de transition d'état agencé pour recevoir un signal de transition d'état et pour amener l'étage de mémoire bistable à capturer un état logique du signal d'entrée reçu sur une transition d'un premier état logique du signal de transition d'état à un second état logique du signal de transition d'état. Le composant de commutation de phase est agencé pour recevoir un signal d'entrée d'horloge et un signal de commande de phase, et pour fournir le signal de transition d'état comprenant des transitions entre des états logiques correspondant à des transitions entre des états logiques du signal d'entrée d'horloge et comprenant une phase relative au signal d'entrée d'horloge sur la base au moins en partie du signal de commande de phase reçu.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)