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1. (WO2014004394) MULTIPLICATION DE VECTEUR PAR LE BIAIS DE CONVERSION ET RECONVERSION DE SYSTÈME DE BASE D'OPÉRANDE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/004394    N° de la demande internationale :    PCT/US2013/047378
Date de publication : 03.01.2014 Date de dépôt international : 24.06.2013
CIB :
G06F 9/06 (2006.01), G06F 9/30 (2006.01), G06F 9/38 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard M/S: RNB-4-150 Santa Clara, California 95054 (US)
Inventeurs : GUERON, Shay; (IL).
KRASNOV, Vlad; (IL)
Mandataire : MALLIE, Michael J.; Blakely, Sokoloff, Taylor & Zafman LLP 1279 Oakmead Parkway Sunnyvale, California 94085 (US)
Données relatives à la priorité :
13/538,499 29.06.2012 US
Titre (EN) VECTOR MULTIPLICATION WITH OPERAND BASE SYSTEM CONVERSION AND RE-CONVERSION
(FR) MULTIPLICATION DE VECTEUR PAR LE BIAIS DE CONVERSION ET RECONVERSION DE SYSTÈME DE BASE D'OPÉRANDE
Abrégé : front page image
(EN)A method is described that includes performing the following with an instruction execution pipeline of a semiconductor chip. Multiplying two vectors by: receiving a vector element multiplicand and vector element multiplier expressed in a first base system; converting the vector element multiplicand and vector element multiplier into a second lower base system to form a converted vector element multiplicand and a converted vector element multiplier; multiplying with a first execution unit of the pipeline the converted vector element multiplicand and the converted vector element multiplier to form a multiplication result; accumulating in a register a portion of the multiplication result with a portion of a result of a prior multiplication of operands expressed in the second lower base system; and, converting contents of the register into the first base system.
(FR)L'invention concerne un procédé qui comprend la réalisation des étapes suivantes avec un pipeline d'exécution d'instruction d'une puce à semi-conducteurs. La multiplication de deux vecteurs par : la réception d'un multiplicande d'élément de vecteur et d'un multiplicateur d'élément de vecteur, exprimés dans un premier système de base; la conversion du multiplicande d'élément de vecteur et du multiplicateur d'élément de vecteur en un second système de base inférieur, afin de former un multiplicande d'élément de vecteur converti et un multiplicateur d'élément de vecteur converti; la multiplication avec une première unité d'exécution du pipeline du multiplicande d'élément de vecteur converti et du multiplicateur d'élément de vecteur converti, afin de former un résultat de multiplication; l'accumulation, dans un registre, d'une partie du résultat de multiplication, avec une partie d'un résultat d'une multiplication précédente d'opérandes, exprimés dans le second système de base inférieur; et la conversion du contenu du registre en le premier système de base.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)