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1. (WO2014003533) STRUCTURE SEMI-CONDUCTRICE À PUCES MULTIPLES COMPORTANT UNE PUCE CÔTÉ VERTICAL INTERMÉDIAIRE ET SON BOÎTIER DE SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/003533    N° de la demande internationale :    PCT/MY2012/000191
Date de publication : 03.01.2014 Date de dépôt international : 25.06.2012
CIB :
H01L 23/48 (2006.01), H01L 23/12 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard M/S:RNB-4-150 Santa Clara, CA 95052 (US) (Tous Sauf US).
CHEAH, Bok Eng [MY/MY]; (MY) (US Seulement).
PERIAMAN, Shanggar [MY/MY]; (MY) (US Seulement).
OOI, Kooi Chi [MY/MY]; (MY) (US Seulement).
KONG, Jackson Chung Peng [MY/MY]; (MY) (US Seulement)
Inventeurs : CHEAH, Bok Eng; (MY).
PERIAMAN, Shanggar; (MY).
OOI, Kooi Chi; (MY).
KONG, Jackson Chung Peng; (MY)
Mandataire : ABDULLAH, Mohamad Bustaman; c/o Bustaman Lot C9-3 Jalan Selaman1 Dataran Palma 68000 Ampang Selangor (MY)
Données relatives à la priorité :
Titre (EN) MULTI-DIE SEMICONDUCTOR STRUCTURE WITH INTERMEDIATE VERTICAL SIDE CHIP AND SEMICONDUCTOR PACKAGE FOR SAME
(FR) STRUCTURE SEMI-CONDUCTRICE À PUCES MULTIPLES COMPORTANT UNE PUCE CÔTÉ VERTICAL INTERMÉDIAIRE ET SON BOÎTIER DE SEMI-CONDUCTEUR
Abrégé : front page image
(EN)Semiconductor multi-die structures having intermediate vertical side chips, and packages housing such semiconductor multi-die structures, are described. In an example, a multi-die semiconductor structure includes a first main stacked dies (MSD) structure having a first substantially horizontal arrangement of semiconductor dies. A second MSD structure having a second substantially horizontal arrangement of semiconductor dies is also included. An intermediate vertical side chip (i-VSC) is disposed between and electrically coupled to the first and second MSD structures.
(FR)La présente invention a trait à des structures semi-conductrices à puces multiples comportant des puces côté vertical intermédiaires, et à des boîtiers logeant de telles structures semi-conductrices à puces multiples. Dans un exemple, une structure semi-conductrice à puces multiples comprend une première structure de puces empilées principales (MSD) comportant un premier agencement sensiblement horizontal de puces semi-conductrices, et comprend également une seconde structure MSD comportant un second agencement sensiblement horizontal de puces semi-conductrices. Une puce côté vertical intermédiaire (i-VSC) est disposée entre les première et seconde structures MSD et est électriquement couplée à celles-ci.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)