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1. (WO2014000624) SYSTÈME ET PROCÉDÉ DE MISE EN CACHE D'INSTRUCTIONS À HAUTE PERFORMANCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/000624    N° de la demande internationale :    PCT/CN2013/077889
Date de publication : 03.01.2014 Date de dépôt international : 25.06.2013
CIB :
G06F 13/16 (2006.01)
Déposants : SHANGHAI XINHAO MICROELECTRONICS CO. LTD. [CN/CN]; Suite 1202 Building B, NO. 1398 Siping Road,, Yangpu Shanghai 200092 (CN)
Inventeurs : LIN, Kenneth Chenghao; (CN)
Données relatives à la priorité :
201210228129.9 27.06.2012 CN
Titre (EN) HIGH-PERFORMANCE INSTRUCTION CACHE SYSTEM AND METHOD
(FR) SYSTÈME ET PROCÉDÉ DE MISE EN CACHE D'INSTRUCTIONS À HAUTE PERFORMANCE
Abrégé : front page image
(EN)A method is provided for facilitating operation of a processor core coupled to a first memory containing executable instructions, a second memory faster than the first memory and a third memory faster than the second memory. The method includes examining instructions being filled from the second memory to the third memory, extracting instruction information containing at least branch information; creating a plurality of tracks based on the extracted instruction information; filling at least one or more instructions that possibly be executed by the processor core based on one or more tracks from a plurality of instruction tracks from the first memory to the second memory; filling at least one or more instructions based on one or more tracks from the plurality of tracks from the second memory to the third memory before the processor core executes the instructions, such that the processor core fetches the instructions from the third memory.
(FR)L'invention concerne un procédé visant à faciliter le fonctionnement d'un cœur de processeur couplé à une première mémoire contenant des instructions exécutables, à une deuxième mémoire plus rapide que la première mémoire et à une troisième mémoire plus rapide que la deuxième mémoire. Le procédé consiste à examiner des instructions chargées de la deuxième mémoire dans la troisième mémoire, extraire des informations d'instructions contenant au moins des informations de branchement; créer une pluralité de pistes sur la base des informations d'instructions extraites; charger une ou plusieurs instructions susceptibles d'être exécutées par le cœur de processeur de la première mémoire dans la deuxième mémoire sur la base d'une ou de plusieurs pistes parmi une pluralité de pistes d'instructions; charger une ou plusieurs instructions de la deuxième mémoire dans la troisième mémoire sur la base d'une ou de plusieurs pistes parmi la pluralité de pistes avant l'exécution des instructions par le cœur de processeur, de manière à ce que le cœur de processeur aille chercher les instructions dans la troisième mémoire.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)