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1. (WO2013189756) SUBSTRAT POUR MONTAGE DE MULTIPLES TRANSISTORS DE PUISSANCE SUR CELUI-CI ET MODULE SEMI-CONDUCTEUR DE PUISSANCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/189756    N° de la demande internationale :    PCT/EP2013/061735
Date de publication : 27.12.2013 Date de dépôt international : 06.06.2013
CIB :
H01L 25/07 (2006.01), H01L 23/00 (2006.01)
Déposants : ABB TECHNOLOGY AG [CH/CH]; Affolternstrasse 44 CH-8050 Zürich (CH)
Inventeurs : HARTMANN, Samuel; (CH).
TRÜSSEL, Dominik; (CH)
Mandataire : BERNER, Thomas; ABB Patent Attorneys c/o ABB Schweiz AG Intellectual Property CH-IP Brown Boveri Strasse 6 CH-5400 Baden (CH)
Données relatives à la priorité :
12172514.7 19.06.2012 EP
Titre (EN) SUBSTRATE FOR MOUNTING MULTIPLE POWER TRANSISTORS THEREON AND POWER SEMICONDUCTOR MODULE
(FR) SUBSTRAT POUR MONTAGE DE MULTIPLES TRANSISTORS DE PUISSANCE SUR CELUI-CI ET MODULE SEMI-CONDUCTEUR DE PUISSANCE
Abrégé : front page image
(EN)The present invention provides a substrate (1) for mounting multiple power transistors (21, 30) thereon, comprising a first metallization (3), on which the power transistors (21, 30) are commonly mountable with their collector or emitter, and which extends in at least one line (5) on the substrate (1), a second metallization (9), which extends in an area (11) next to the at least one line (5) of the first metallization (3), for connection to the remaining ones of the emitters or collectors of the power transistors (21, 30), and a third metallization (13) for connection to gate contact pads (25) of the power transistors (21, 30), whereby the third metallization (13) comprises a gate contact (15) and at least two gate metallization areas (16, 18), which are interconnectable by way of bonding means (19), the gate metallization areas (16, 18) are arranged in parallel to the at least one line (5) and spaced apart in a longitudinal direction of the at least one line (5), and at least one gate metallization area is provided as a gate island (16) surrounded on the substrate (1) by the second metallization (9). The second metallization (9) is adapted for mounting multiple power transistors (21, 30) with their collectors or emitters thereon, whereby the power transistors (21, 30) have the same orientation like the power transistors (21, 30) mounted on the first metallization (3). The substrate (1 ) comprises a fourth metallization (42), which extends in an area (44) next to the second metallization (9), for connection to the remaining ones of the emitters or collectors of the power transistors (21, 30) mountable on the second metallization (9). A fifth metallization (46) is provided for connection to gate contact pads (25) of the power transistors (21, 30) mountable on the second metallization (9), whereby the fifth metallization (46) comprises at least two gate metallization areas (16, 18), which are interconnectable by way of bonding means (19), the gate metallization areas (16, 18) are arranged in parallel to the at least one line (5) and spaced apart in a longitudinal direction of the at least one line (5), and at least one gate metallization area is provided as a gate island (16) surrounded on the substrate (1 ) by the fourth metallization (42).
(FR)La présente invention concerne un substrat (1) pour montage de multiples transistors de puissance (21, 30) sur celui-ci, comprenant une première métallisation (3), sur laquelle les transistors de puissance (21, 30) sont aptes à être montés de manière classique avec leur collecteur ou émetteur, et qui s'étend selon au moins une ligne (5) sur le substrat (1), une deuxième métallisation (9), qui s'étend dans une zone (11) proche de ladite au moins une ligne (5) de la première métallisation (3), pour connexion au reste des émetteurs ou des collecteurs des transistors de puissance (21, 30), et une troisième métallisation (13) pour connexion aux pastilles de contact de grille (25) des transistors de puissance (21, 30), ce par quoi la troisième métallisation (13) comprend un contact de grille (15) et au moins deux zones de métallisation de grille (16, 18), qui sont interconnectables à l'aide d'un moyen de liaison (19), les zones de métallisation de grille (16, 18) sont agencées parallèlement à ladite au moins une ligne (5) et espacées selon une direction longitudinale de ladite au moins une ligne (5), et au moins une zone de métallisation de grille est disposée en tant qu'îlot de grille (16) entouré sur le substrat (1) par la deuxième métallisation (9). La deuxième métallisation (9) est apte au montage de multiples transistors de puissance (21, 30) avec leurs collecteurs ou émetteurs sur celle-ci, ce par quoi les transistors de puissance (21, 30) ont la même orientation que les transistors de puissance (21, 30) montés sur la première métallisation (3). Le substrat (1) comprend une quatrième métallisation (42), qui s'étend dans une zone (44) proche de la deuxième métallisation (9), pour connexion au reste des émetteurs ou des collecteurs des transistors de puissance (21, 30) aptes à être montés sur la deuxième métallisation (9). Une cinquième métallisation (46) est disposée pour connexion aux pastilles de contact de grille (25) des transistors de puissance (21, 30) aptes à être montés sur la deuxième métallisation (9), ce par quoi la cinquième métallisation (46) comprend au moins deux zones de métallisation de grille (16, 18), qui sont interconnectables à l'aide d'un moyen de liaison (19), les zones de métallisation de grille (16, 18) sont agencées parallèlement à ladite au moins une ligne (5) et espacées selon une direction longitudinale de ladite au moins une ligne (5), et au moins une zone de métallisation de grille est disposée en tant qu'îlot de grille (16) entouré sur le substrat (1) par la quatrième métallisation (42).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)