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1. (WO2013187120) DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/187120    N° de la demande internationale :    PCT/JP2013/061283
Date de publication : 19.12.2013 Date de dépôt international : 16.04.2013
CIB :
H01L 25/07 (2006.01), H01L 25/18 (2006.01)
Déposants : FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventeurs : DENTA, Toshio; (JP).
SEKI, Tomonori; (JP).
YAMADA, Tadanori; (JP).
SATO, Tadahiko; (JP)
Mandataire : SAKAI, Akinori; A. SAKAI & ASSOCIATES, 20F, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020 (JP)
Données relatives à la priorité :
2012-133982 13.06.2012 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)A main circuit wiring pattern (4) formed on an insulating layer (3) of a main circuit board (1), and the rear surfaces of semiconductor chips (5, 6) that constitute a main circuit (10a) are bonded to each other with a bonding material, such as a solder, therebetween. The front surface electrodes of the semiconductor chips (5, 6) are electrically connected, via a large-diameter bonding wire (11), to a lead terminal (13a) for power. The rear surface of a control semiconductor chip (9) that constitutes a control circuit (10b) is bonded, with the bonding material therebetween, to a control circuit wiring pattern (8b) on a control circuit board (7) formed of a bottom surface portion (12-1) of a case (12) bonded to the periphery of the main circuit board (1). The main surface of the control circuit board (7) is at a position higher than the main surface of the main circuit board (1), and a step is formed between the main surfaces. Consequently, the semiconductor device, which has excellent noise resistance, and which has a structure that can be manufactured at low cost with a small number of manufacture steps, can be provided.
(FR)Un motif de câblage (4) de circuit principal formé sur une couche d'isolation (3) d'une carte de circuit imprimé principale (1), et les surfaces arrière de puces semi-conductrices (5, 6) qui constituent un circuit principal (10a), sont liés les uns aux autres par un matériau de liaison, par exemple un matériau de brasage appliqué entre eux. Les électrodes de la surface avant des puces semi-conductrices (5, 6) sont connectées électriquement par l'intermédiaire d'un fil de liaison de grand diamètre (11) à une borne conductrice (13a) pour l'alimentation. La surface arrière d'une puce semi-conductrice de commande (9) qui constitue un circuit de commande (10b) est liée par le matériau de liaison appliqué entre eux à un motif de câblage (8b) de circuit de commande présent sur une carte de circuit imprimé (7) de commande formée sur une partie de surface inférieure (12-2) d'un boîtier (12) lié à la périphérie de la carte de circuit imprimé principale (1). La surface principale de la carte de circuit imprimé de commande (7) est placée plus haut que la surface principale de la carte de circuit imprimé principale (1), et un gradin est formé entre les surfaces principales. On obtient ainsi un dispositif semi-conducteur qui présente une excellente résistance au bruit et dont la structure peut être produite à moindre coût en un nombre réduit d'étapes de fabrication.
(JA) 主回路基板(1)の絶縁層(3)上に形成された主回路配線パターン(4)と、主回路(10a)を構成する半導体チップ(5,6)の裏面は、はんだなどの接合材を介して接合している。半導体チップ(5,6)のおもて面電極は、太線径のボンディングワイヤ(11)を介して電力用のリード端子(13a)に電気的に接続される。制御回路(10b)を構成する制御半導体チップ(9)の裏面は、接合材を介して、主回路基板(1)の周縁に接着されたケース(12)の底面部(12-1)からなる制御回路基板(7)上の制御回路配線パターン(8b)と接合している。制御回路基板(7)の主面は、主回路基板(1)の主面よりも高い位置にあり、これらの主面間に段差が形成される。このようにすることで、耐ノイズ性に優れ、かつ少ない製造工程数でかつ低コストで製造可能な構造を有する半導体装置を提供することができる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)