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1. (WO2013187019) DISPOSITIF SEMI-CONDUCTEUR AU CARBURE DE SILICIUM ET PROCÉDÉ DE FABRICATION DUDIT DISPOSITIF
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/187019    N° de la demande internationale :    PCT/JP2013/003547
Date de publication : 19.12.2013 Date de dépôt international : 06.06.2013
CIB :
H01L 21/336 (2006.01), H01L 29/06 (2006.01), H01L 29/12 (2006.01), H01L 29/78 (2006.01)
Déposants : DENSO CORPORATION [JP/JP]; 1-1, Showa-cho, Kariya-city, Aichi 4488661 (JP).
TOYOTA JIDOSHA KABUSHIKI KAISHA [JP/JP]; 1, Toyota-cho, Toyota-shi, Aichi 4718571 (JP) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
CHIDA, Kazumi [JP/JP]; (JP) (US only)
Inventeurs : CHIDA, Kazumi; (JP).
TAKEUCHI, Yuichi; (JP).
SOEJIMA, Narumasa; (JP).
WATANABE, Yukihiko; (JP)
Mandataire : KIN, Junhi; 6th Floor, Takisada Bldg., 2-13-19, Nishiki, Naka-ku, Nagoya-city, Aichi 4600003 (JP)
Données relatives à la priorité :
2012-134917 14.06.2012 JP
Titre (EN) SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR AU CARBURE DE SILICIUM ET PROCÉDÉ DE FABRICATION DUDIT DISPOSITIF
(JA) 炭化珪素半導体装置およびその製造方法
Abrégé : front page image
(EN)This method for producing a SiC semiconductor device involves: forming a p-type layer (31) inside a trench (6) by epitaxial growth; and then forming a p-type SiC layer (7) by leaving the p-type layer (31) only on the bottom section and both front end sections of the trench (6) by hydrogen etching. That is, portions of the p-type layer (31) that have been formed on the side surfaces of the trench (6) are removed. In this way, the p-type SiC layer (7) can be formed without relying on oblique ion implantation. Because there is no need to perform oblique ion implantation separately, it is possible to inhibit the complication of production steps, such as moving an ion implantation device, and to reduce production costs. Further, because there is no damage due to defects caused by ion implantation, it is possible to inhibit drain leakage and to reliably prevent the p-type SiC layer (7) from remaining on the side surfaces of the trench (6). Thus, it is possible to produce a SiC semiconductor device that can achieve both high voltage resistance and high switching speed.
(FR)Le procédé de fabrication d'un dispositif semi-conducteur SiC selon l'invention consiste à former une couche de type p (31) à l'intérieur d'une tranchée (6) par croissance épitaxiale, puis à former une couche SiC de type p (7) par gravure hydrogène en ne laissant la couche de type p (31) que sur la partie du fond et les parties d'extrémité avant et arrière de la tranchée (6). C'est-à-dire que les parties de la couche de type p (31) qui ont été formées sur les surfaces latérales de la tranchée (6) sont enlevées. De cette manière, il est possible de former la couche SiC de type p (7) sans avoir recours à une implantation ionique oblique. Du fait qu'il n'est pas nécessaire d'effectuer séparément une implantation ionique oblique, il est possible d'éviter de compliquer la production par des étapes telles que le déplacement d'un dispositif d'implantation ionique, et de réduire les coûts de production. Par ailleurs, du fait de l'absence d'endommagement dû à l'implantation ionique, il est possible d'éviter les fuites de drain et d'empêcher fiablement la couche SiC de type p (7) de rester sur les surfaces latérales de la tranchée (6). On peut ainsi produire un dispositif semi-conducteur qui à la fois présente une résistance élevée aux tensions et atteint une vitesse de commutation élevée.
(JA) SiC半導体装置の製造方法において、トレンチ(6)内にp型層(31)をエピタキシャル成長によって形成したのち、水素エッチングによってp型層(31)をトレンチ(6)の底部および両先端部にのみ残すことでp型SiC層(7)を形成する。つまり、p型層(31)のうちトレンチ(6)の側面に形成された部分を取り除く。これにより、斜めイオン注入によらずにp型SiC層(7)を形成できる。このため、斜めイオン注入が別途必要にならないため、イオン注入装置に移動させるなど製造工程が煩雑になることを抑制でき、製造コストを抑えられる。また、イオン注入による欠陥ダメージも無いため、ドレインリークを抑制できるし、確実にトレンチ(6)の側面にp型SiC層(7)が残ることを防止することが可能となる。よって、高耐圧と高スイッチングスピードの両立を図ることができるSiC半導体装置を製造できる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)