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1. (WO2013183254) TRANSISTOR EN COUCHE MINCE ET PROCÉDÉ DE FABRICATION DE TRANSISTOR EN COUCHE MINCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/183254    N° de la demande internationale :    PCT/JP2013/003398
Date de publication : 12.12.2013 Date de dépôt international : 29.05.2013
CIB :
H01L 21/336 (2006.01), G02F 1/1368 (2006.01), G09F 9/30 (2006.01), H01L 29/786 (2006.01), H01L 51/50 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventeurs : KISHIDA, Yuji; .
YOKOTA, Kazuhiro; .
KANEGAE, Arinobu;
Mandataire : NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Données relatives à la priorité :
2012-130826 08.06.2012 JP
Titre (EN) THIN-FILM TRANSISTOR AND METHOD FOR MANUFACTURING THIN-FILM TRANSISTOR
(FR) TRANSISTOR EN COUCHE MINCE ET PROCÉDÉ DE FABRICATION DE TRANSISTOR EN COUCHE MINCE
(JA) 薄膜トランジスタ及び薄膜トランジスタの製造方法
Abrégé : front page image
(EN)A method for manufacturing a thin-film transistor, said method including the following steps: a step in which a substrate (1) is prepared; a step in which a gate electrode (2) is formed on top of said substrate (1); a step in which a gate-insulating layer (3) is formed on top of the gate electrode (2); a step in which a semiconductor film (40F) is formed on top of the gate-insulating layer (3); a step in which a protective layer (6) containing an organic material is formed on top of the semiconductor film (40F); a step in which a source electrode (8S) and a drain electrode (8D) are formed on top of the protective layer (6); a step in which the semiconductor film (40F) is dry-etched to form a partitioned semiconductor layer (40); a step in which at least part of the region of a modified layer (6a) that is in contact with the semiconductor layer (40) is removed, said modified layer (6a) consisting of a dry-etching-modified surface layer of the protective layer (6); and a step in which a passivation layer (9) that has the same primary constituent as the protective layer (6) is formed so as to make contact with the semiconductor layer (40) in the region from which the modified layer (6a) was removed.
(FR)L'invention concerne un procédé de fabrication d'un transistor en couche mince, ledit procédé comprenant les étapes suivantes : une étape dans laquelle un substrat (1) est préparé; une étape dans laquelle une électrode de grille (2) est formée au-dessus dudit substrat (1); une étape dans laquelle une couche d'isolation de grille (3) est formée au-dessus de l'électrode de grille (2); une étape dans laquelle un film semi-conducteur (40F) est formé au-dessus de la couche d'isolation de grille (3); une étape dans laquelle une couche protectrice (6) contenant un matériau organique est formée au-dessus du film semi-conducteur (40F); une étape dans laquelle une électrode de source (8S) et une électrode de drain (8D) sont formées au-dessus de la couche protectrice (6); une étape dans laquelle le film semi-conducteur (40F) est gravé à sec pour former une couche de semi-conducteur partitionnée (40); une étape dans laquelle au moins une partie de la région d'une couche modifiée (6a) qui est en contact avec la couche de semi-conducteur (40) est retirée, ladite couche modifiée (6a) consistant en une couche à surface modifiée par gravure à sec de la couche protectrice (6); et une étape dans laquelle une couche de passivation (9) qui possède le même constituant primaire que la couche protectrice (6) est formée de façon à faire contact avec la couche de semi-conducteur (40) dans la région où la couche modifiée (6a) a été retirée.
(JA) 薄膜トランジスタの製造方法であって、基板(1)を準備する工程と、基板(1)上にゲート電極(2)を形成する工程と、ゲート電極(2)上にゲート絶縁層(3)を形成する工程と、ゲート絶縁層(3)上に半導体膜(40F)を形成する工程と、半導体膜(40F)上に有機材料を含む保護層(6)を形成する工程と、保護層(6)上にソース電極(8S)及びドレイン電極(8D)を形成する工程と、半導体膜(40F)をドライエッチングして区画された半導体層(40)を形成する工程と、保護層(6)の表面層がドライエッチングにより変質した変質層(6a)のうち半導体層(40)と接触する領域の少なくとも一部を除去する工程と、変質層(6a)が除去された領域において半導体層(40)と接触するように、保護層(6)と同じ主成分を有するパッシベーション層(9)を形成する工程とを含む。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)