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1. (WO2013179804) PROCÉDÉ DE FABRICATION DE SEMI-CONDUCTEUR ET PROCÉDÉ DE RECUIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/179804    N° de la demande internationale :    PCT/JP2013/061619
Date de publication : 05.12.2013 Date de dépôt international : 19.04.2013
CIB :
H01L 21/265 (2006.01), H01L 21/20 (2006.01), H01L 21/26 (2006.01)
Déposants : TOKYO ELECTRON LIMITED [JP/JP]; 3-1 Akasaka 5-chome, Minato-ku, Tokyo 1076325 (JP)
Inventeurs : WATANABE Yoshimasa; (JP).
SHIRAGA Kentaro; (JP)
Mandataire : TAKAYAMA Hiroshi; Daisan Inoue Bldg. 3F, 5-8-1 Futago, Takatsu-ku, Kawasaki-shi, Kanagawa 2130002 (JP)
Données relatives à la priorité :
2012-124230 31.05.2012 JP
Titre (EN) SEMICONDUCTOR MANUFACTURING METHOD AND ANNEALING METHOD
(FR) PROCÉDÉ DE FABRICATION DE SEMI-CONDUCTEUR ET PROCÉDÉ DE RECUIT
(JA) 半導体装置の製造方法およびアニール方法
Abrégé : front page image
(EN)This invention has: a step for amorphizing the impurity diffusion layer formation region (step 1); a step for doping the impurity diffusion layer formation region in the semiconductor substrate with an impurity (step 2); and a step for applying an annealing treatment, including lamp annealing in which a heating lamp is used and microwave annealing in which microwaves are used, on the semiconductor substrate doped with the impurity, and activating the impurity (step 3). In addition to activation of the impurity, re-crystallization and repairing of crystal defects also take place in step 3. Step 1 is not a requirement.
(FR)La présente invention comprend : une étape consistant à rendre amorphe la région de formation de couche de diffusion d'impureté (étape 1) ; une étape consistant à doper la région de formation de couche de diffusion d'impureté dans le substrat semi-conducteur avec une impureté (étape 2) ; et une étape consistant à appliquer un traitement de recuit, incluant un recuit par lampe au cours duquel une lampe chauffante est utilisée et un recuit par micro-ondes au cours duquel des micro-ondes sont utilisées, sur le substrat semi-conducteur qui est dopé avec l'impureté, et à activer l'impureté (étape 3). En plus de l'activation de l'impureté, une recristallisation et une réparation des défauts cristallins ont également lieu lors de l'étape 3. L'étape 1 n'est pas une exigence.
(JA) 不純物拡散層形成領域をアモルファス化する工程(工程1)と、半導体基板における不純物拡散層形成領域へ不純物をドーピングする工程(工程2)と、不純物をドーピングした後の半導体基板に、加熱ランプを用いたランプアニールとマイクロ波を照射するマイクロ波アニールを含むアニール処理を施して不純物を活性化する工程(工程3)とを有する。工程3により、不純物を活性化の他、再結晶化、および結晶欠陥の修復が行われる。工程1は必須ではない。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)