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1. (WO2013179761) DISPOSITIF À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/179761    N° de la demande internationale :    PCT/JP2013/060254
Date de publication : 05.12.2013 Date de dépôt international : 03.04.2013
CIB :
H01L 29/739 (2006.01), H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Déposants : FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventeurs : KOBAYASHI, Yusuke; (JP).
TAKEI, Manabu; (JP).
NAKAGAWA, Akio; (JP)
Mandataire : SAKAI, Akinori; A. SAKAI & ASSOCIATES, 20F, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020 (JP)
Données relatives à la priorité :
2012-126618 01.06.2012 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置
Abrégé : front page image
(EN)In the present invention, the rear surface of an n- semiconductor substrate is provided with a rear surface structure configured from a p+ collector layer (8) and a collector electrode (9), and a non punch through (NPT) type IGBT (10) is configured, said IGBT having a depletion layer, which extends from a pn junction between a p base region (2) and an n- drift layer (1), and which is not in contact with the p+ collector layer (8) when the IGBT is turned off. During a time when the NPT type IGBT (10) is turned off, the IBGT has a concentration difference of approximately 30-70% between the carrier concentration of a Hall current in a region from a pn junction (first pn junction) (11) between the p+ collector layer (8) and the n- drift layer (1) to a depth of, for instance, 0.3 μm or less to the n- drift layer (1) side, and an accumulated carrier concentration in a region from the pn junction (11) between the p+ collector layer (8) and the n- drift layer (1) to a depth of, for instance, 15 μm to the n- drift layer (1) side. Consequently, low-cost, high-speed, and low-loss switching operations can be achieved.
(FR)Dans la présente invention, la surface arrière d'un substrat semi-conducteur n- comporte une structure de surface arrière configurée à partir d'une couche de collecteur p+ (8) et d'une électrode de collecteur (9), et un IGBT (10) de type non perforé (NPT) est configuré, ledit IGBT ayant une zone de déplétion qui s'étend depuis une jonction pn entre une région de base p (2) et une couche de décalage n- (1), et qui n'est pas en contact avec la couche de collecteur p+ (8) quand l'IGBT est bloqué. Durant le temps où l'IGBT de type NPT (10) est bloqué, l'IBGT a une différence de concentration valant approximativement 30-70 % entre la concentration de porteurs d'un courant Hall dans une région d'une jonction pn (première jonction pn) (11) entre la couche de collecteur p+ (8) et la couche de dérive n- (1) à une profondeur de, par exemple, 0,3 ìm ou moins sur le côté de la couche de dérive n- (1), et une concentration de porteurs accumulée dans une région de la jonction pn (11) entre la couche de collecteur p+ (8) et la couche de dérive n- (1) à une profondeur de, par exemple, 15 ìm sur le côté de la couche de dérive n- (1). En conséquence, des fonctionnements de commutation à faible coût, haute vitesse et à faibles pertes peuvent être accomplis.
(JA) n-半導体基板の裏面には、p+コレクタ層(8)およびコレクタ電極(9)からなる裏面構造が設けられ、ターンオフ時にpベース領域(2)とn-ドリフト層(1)との間のpn接合から延びる空乏層がp+コレクタ層(8)に接触しないノンパンチスルー(NPT)型IGBT(10)が構成されている。NPT型IGBT(10)において、ターンオフ中の、p+コレクタ層(8)とn-ドリフト層(1)との間のpn接合(第1pn接合)(11)からn-ドリフト層(1)側に例えば0.3μm以下の深さにおける領域のホール電流のキャリア濃度と、p+コレクタ層(8)とn-ドリフト層(1)との間のpn接合(11)からn-ドリフト層(1)側に例えば15μmの深さにおける領域の蓄積キャリア濃度との濃度差は30%~70%程度である。これにより、低コストで、高速かつ低損失なスイッチング動作を実現することができる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)