WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2013178543) PROTOTYPAGE MULTI-FPGA D'UN CIRCUIT ASIC
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/178543    N° de la demande internationale :    PCT/EP2013/060718
Date de publication : 05.12.2013 Date de dépôt international : 24.05.2013
CIB :
G06F 17/50 (2006.01)
Déposants : FLEXRAS TECHNOLOGIES [FR/FR]; Tour Pleyel 153 Boulevard Anatole France F-93200 Saint-Denis (FR)
Inventeurs : MARRAKCHI, Zied; (FR).
ALEXANDRE, Christophe; (FR)
Mandataire : BEAUDOUIN-LAFON, Emmanuel; c/o Cabinet Boettcher 16 rue Médéric F-75017 Paris (FR)
Données relatives à la priorité :
1201577 01.06.2012 FR
Titre (EN) MULTI-FPGA PROTOTYPING OF AN ASIC CIRCUIT
(FR) PROTOTYPAGE MULTI-FPGA D'UN CIRCUIT ASIC
Abrégé : front page image
(EN)The invention concerns a method of designing a prototype comprising a plurality of programmable chips, such as FPGA chips, for modelling an ASIC circuit, said ASIC circuit being intended to implement a logic design comprising a hierarchy of logic modules communicating together. The method according to the invention comprises the steps of: - partitioning the hierarchy of logic modules into regions each comprising one or a plurality of programmable chips, while minimising: - inter-region communications in a manner correlated to the physical connections available between each pair of programmable chips; - and the number of crossings of programmable chips of a critical combinatorial path; - establishing a routing of the signals between programmable chips using the physical resources available.
(FR)L'invention concerne un procédé de conception d'un prototype comportant plusieurs puces programmables telles que des puces de type FPGA, pour modéliser un circuit ASIC, ce circuit ASIC étant destiné à mettre en oeuvre une conception logique comportant une hiérarchie de modules logiques communiquant entre eux. Le procédé selon l'invention comporte les étapes de : - partitionner la hiérarchie de modules logiques en régions comportant chacune une ou plusieurs puces programmables en minimisant : - d'une part les communications inter-régions d'une façon corrélé aux connexions physiques disponible entre chaque paire de puces programmables; - et d'autre part le nombre de traversé(s) de puces programmables d'un chemin combinatoire critique; - établir un routage des signaux entre puces programmables en utilisant les ressources physique disponibles.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : français (FR)
Langue de dépôt : français (FR)