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1. (WO2013076928) CIRCUIT DE VERROUILLAGE NON VOLATIL, CIRCUIT À DÉCLENCLEMENT D'ECCLES ET JORDAN NON VOLATIL ET DISPOSITIF DE TRAITEMENT DU SIGNAL NON VOLATIL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/076928    N° de la demande internationale :    PCT/JP2012/007193
Date de publication : 30.05.2013 Date de dépôt international : 08.11.2012
CIB :
H03K 3/356 (2006.01), H01L 21/8247 (2006.01), H01L 27/10 (2006.01), H01L 27/105 (2006.01), H01L 27/115 (2006.01), H03K 3/037 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventeurs : KATOH, Yoshikazu;
Mandataire : NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Données relatives à la priorité :
2011-255538 22.11.2011 JP
Titre (EN) NONVOLATILE LATCH CIRCUIT, NONVOLATILE FLIP-FLOP CIRCUIT AND NONVOLATILE SIGNAL PROCESSING DEVICE
(FR) CIRCUIT DE VERROUILLAGE NON VOLATIL, CIRCUIT À DÉCLENCLEMENT D'ECCLES ET JORDAN NON VOLATIL ET DISPOSITIF DE TRAITEMENT DU SIGNAL NON VOLATIL
(JA) 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
Abrégé : front page image
(EN)The nonvolatile latch circuit (100) according to the present invention is equipped with: a latching operation unit in which outputs of cross-coupled inverters (20, 21) are connected together via a series circuit which is constructed with a transistor (6), a variable resistance component (1), and a transistor (7) in said order, and storing and restoring of a latched state are controlled through control terminals of the transistors (6 and 7); and a comparator circuit (23) that compares a signal which is obtained by amplifying the sum of the potentials on either side of the variable resistance component (1) with a logical state of the latching operation unit. Writing to and reading from the variable resistance component (1) are repeated until the output of the comparator circuit (23) indicates an execution of normal writing.
(FR)La présente invention se rapporte à un circuit de verrouillage non volatil (100) qui est pourvu : d'une unité d'opération de verrouillage pour laquelle les sorties des inverseurs à couplage transversal (20, 21) sont raccordées ensemble par l'intermédiaire d'un circuit série qui est composé d'un transistor (6), d'un composant à résistance variable (1) et d'un transistor (7) dans ledit ordre, et le stockage ainsi que la restauration d'un état verrouillé sont commandés au moyen des bornes de commande des transistors (6 et 7) ; et d'un circuit comparateur (23) qui compare un signal qui est obtenu par amplification de la somme des potentiels sur l'un ou l'autre côté du composant à résistance variable (1) à un état logique de l'unité d'opération de verrouillage. L'écriture sur le composant à résistance variable (1) et la lecture de ce dernier sont répétées jusqu'à ce que la sortie du circuit comparateur (23) indique une exécution d'une écriture normale.
(JA) 本発明の不揮発性ラッチ回路(100)は、クロスカップル接続されたインバータ回路(20)およびインバータ回路(21)の出力同士が、トランジスタ(6)、抵抗変化素子(1)、トランジスタ(7)の順序で構成された直列回路を介して接続され、トランジスタ(6および7)の制御端子によりラッチ状態のストアとリストアとが制御されるラッチ動作部と、抵抗変化素子(1)の両端電位を加算した量を増幅した信号とラッチ動作部の論理状態とを比較する比較回路(23)とを備え、比較回路(23)の出力が正常な書き込みが実行されたことを示すまで、抵抗変化素子(1)への書き込みと読出しを繰り返す。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)