WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2013075007) JEU DE PUCES EMPILÉ AYANT UNE COUCHE ISOLANTE ET UNE COUCHE SECONDAIRE ET SON PROCÉDÉ DE FORMATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/075007    N° de la demande internationale :    PCT/US2012/065644
Date de publication : 23.05.2013 Date de dépôt international : 16.11.2012
Demande présentée en vertu du Chapitre 2 :    16.09.2013    
CIB :
H01L 27/06 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US)
Inventeurs : ZUO, Chengjie; (US).
YUN, Changhan; (US).
PARK, Sang-June; (US).
LO, Chi Shun; (US).
VELEZ, Mario F.; (US).
KIM, Jonghae; (US)
Mandataire : TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Données relatives à la priorité :
61/560,471 16.11.2011 US
13/356,717 24.01.2012 US
Titre (EN) STACKED CHIPSET HAVING AN INSULATING LAYER AND A SECONDARY LAYER AND METHOD OF FORMING SAME
(FR) JEU DE PUCES EMPILÉ AYANT UNE COUCHE ISOLANTE ET UNE COUCHE SECONDAIRE ET SON PROCÉDÉ DE FORMATION
Abrégé : front page image
(EN)A chipset (100) includes a sheet (102) of glass, quartz or sapphire and a first wafer (104) having at least one first circuit layer (112) on a first side (108) of a first substrate layer (106). The first wafer (104) is connected to the sheet (102) such that the at least one first circuit layer (112) is located between the first substrate layer (106) and the sheet (102). A second wafer (126) having at least one second circuit layer (126) on a first side (122) of a second substrate layer (120) is connected to the first substrate layer (106) such that the at least one second circuit layer (126) is located between the second substrate layer (120) and the first substrate layer (106). A method of forming a chipset is also disclosed.
(FR)Le jeu de puces (100) selon l'invention comprend une feuille (102) de verre, de quartz ou de saphir et une première plaquette (104) ayant au moins une première couche de circuit (112) sur un premier côté (108) d'une première couche de substrat (106). La première plaquette (104) est connectée à la feuille (102) de sorte que la ou les première(s) couche(s) de circuit (112) est (sont) située(s) entre la première couche de substrat (106) et la feuille (102). Une seconde plaquette (126) ayant au moins une seconde couche de circuit (126) sur un premier côté (122) d'une seconde couche de substrat (120) est connectée à la première couche de substrat (106) de sorte que la ou les seconde(s) couche(s) de circuit (126) est (sont) située(s) entre la seconde couche de substrat (120) et la première couche de substrat (106). L'invention concerne aussi un procédé de formation d'un jeu de puces.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)