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1. (WO2013074124) TRAITEMENT DE GÉOMÉTRIES ÉTALONNABLES DANS UNE CONFIGURATION EN DAMIER MULTI-GPU
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/074124    N° de la demande internationale :    PCT/US2011/061447
Date de publication : 23.05.2013 Date de dépôt international : 18.11.2011
CIB :
G06F 13/14 (2006.01), G06F 15/80 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard MS: RNB-4-150 Santa Clara, California 95052 (US) (Tous Sauf US).
DOYLE, Peter L. [US/US]; (US) (US Seulement).
BOLES, Jeffery S. [US/US]; (US) (US Seulement).
HUNTER, Arthur D, Jr. [US/US]; (US) (US Seulement).
KOKER, Altug [US/US]; (US) (US Seulement).
NAVALE, Aditya [US/US]; (US) (US Seulement)
Inventeurs : DOYLE, Peter L.; (US).
BOLES, Jeffery S.; (US).
HUNTER, Arthur D, Jr.; (US).
KOKER, Altug; (US).
NAVALE, Aditya; (US)
Mandataire : HINCHLIFFE, Rob; Hinchliffe IP Law LLC c/o CPA Global P.O. Box 52050 Minneapolis, Minnesota 55402 (US)
Données relatives à la priorité :
Titre (EN) SCALABLE GEOMETRY PROCESSING WITHIN A CHECKERBOARD MULTI-GPU CONFIGURATION
(FR) TRAITEMENT DE GÉOMÉTRIES ÉTALONNABLES DANS UNE CONFIGURATION EN DAMIER MULTI-GPU
Abrégé : front page image
(EN)Systems, apparatus and methods are described including distributing batches of geometric objects to a multi-core system, at each processor core, performing vertex processing and geometry setup processing on the corresponding batch of geometric objects, storing the vertex processing results shared memory accessible to all of the cores, and storing the geometry setup processing results in local storage. Each particular core may then perform rasterization using geometry setup results obtained from local storage within the particular core and from local storage of at least one of the other processor cores.
(FR)La présente invention porte sur des systèmes, un appareil et des procédés comprenant la distribution de lots d'objets géométriques pour un système multi-noyau, avec, au niveau de chaque cœur de processeur, l'exécution d'un traitement de sommets et d'un traitement de configuration de géométrie sur le lot correspondant d'objets géométriques, la mise en mémoire des résultats de traitement de sommets dans une mémoire partagée accessible à tous les noyaux, et la mise en mémoire des résultats de traitement de configuration de géométrie dans une mémoire locale. Chaque noyau particulier peut alors effectuer un tramage au moyen des résultats de configuration de géométrie obtenus à partir d'une mémoire locale dans le noyau particulier et à partir d'une mémoire locale d'au moins un des autres cœurs de processeur.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)