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1. (WO2013070780) PROCÉDÉ DE DÉCLENCHEMENT D'HORLOGE À FAIBLE LATENCE POUR RÉDUCTION DE PUISSANCE DANS DES INTERCONNEXIONS DE BUS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/070780    N° de la demande internationale :    PCT/US2012/063964
Date de publication : 16.05.2013 Date de dépôt international : 07.11.2012
Demande présentée en vertu du Chapitre 2 :    06.09.2013    
CIB :
G06F 1/32 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US)
Inventeurs : NOONEY, Prudhvi N.; (US).
GANASAN, Jaya Prakash Subramaniam; (US).
VAN SWEARINGEN, Joseph L.; (US).
HOFMANN, Richard Gerard; (US)
Mandataire : KAMARCHIK, Peter; 5775 Morehouse Drive San Diego, California 92121 (US)
Données relatives à la priorité :
13/290,250 07.11.2011 US
Titre (EN) LOW LATENCY CLOCK GATING SCHEME FOR POWER REDUCTION IN BUS INTERCONNECTS
(FR) PROCÉDÉ DE DÉCLENCHEMENT D'HORLOGE À FAIBLE LATENCE POUR RÉDUCTION DE PUISSANCE DANS DES INTERCONNEXIONS DE BUS
Abrégé : front page image
(EN)A System-on-a-Chip (SoC) comprising a controller, an activity counter, a reference pattern detection logic, a master pattern detection logic, an arbiter, a comparator, a tracker circuit, a delay cell circuit, and a request mask circuit coupled to a bus. The bus is configured to support master control. The controller is configured to cause components to enter a low power state. The activity counter is configured to monitor activity. The detection logics are configured to operate on an activity based clock or always on clock. The arbiter is configured to select an initiator. The comparator is configured to compare the output of the detection logics. The tracker circuit is configured to track selection of components. The delay cell circuit is configured to store output of components. The request mask circuit is configured to prevent request to arbiter or any arbiter selected request made from a previous clock cycle.
(FR)L'invention concerne un système sur puce (SoC) comprenant un contrôleur, un compteur d'activité, une logique de détection de motif de référence, une logique de détection de motif maître, un arbitre, un comparateur, un circuit de suivi, un circuit de cellule à retard et un circuit de masquage de requête couplés à un bus. Le bus est configuré pour prendre en charge une commande maître. Le contrôleur est configuré pour amener des composants à passer dans un état basse puissance. Le compteur d'activité est configuré pour surveiller une activité. Les logiques de détection sont configurées pour opérer sur une horloge à base d'activité ou une horloge toujours active. L'arbitre est configuré pour sélectionner un initiateur. Le comparateur est configuré pour comparer la sortie des logiques de détection. Le circuit de suivi est configuré pour suivre une sélection de composants. Le circuit de cellule à retard est configuré pour stocker une sortie de composants. Le circuit de masquage de requête est configuré pour empêcher une requête auprès d'un arbitre ou n'importe quelle requête sélectionnée par arbitre faite à partir d'un cycle d'horloge précédent.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)