WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2013070616) ALGORITHME PERMETTANT UNE VECTORISATION ET UNE COALESCENCE DE MÉMOIRE PENDANT UNE COMPILATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/070616    N° de la demande internationale :    PCT/US2012/063723
Date de publication : 16.05.2013 Date de dépôt international : 06.11.2012
CIB :
G06F 9/45 (2006.01)
Déposants : NVIDIA CORPORATION [US/US]; 2701 San Tomas Expressway Santa Clara, California 95050 (US)
Inventeurs : GROVER, Vinod; (US).
KUDLUR, Manjunath; (US).
MURPHY, Michael; (US)
Mandataire : CAREY, John, C.; Patterson & Sheridan, LLP 3040 Post Oak Blvd. Suite 1500 Houston, TX 77056 (US)
Données relatives à la priorité :
61/556,782 07.11.2011 US
13/660,986 25.10.2012 US
Titre (EN) AN ALGORITHM FOR VECTORIZATION AND MEMORY COALESCING DURING COMPILING
(FR) ALGORITHME PERMETTANT UNE VECTORISATION ET UNE COALESCENCE DE MÉMOIRE PENDANT UNE COMPILATION
Abrégé : front page image
(EN)One embodiment of the present invention sets forth a technique for reducing the number of assembly instructions included in a computer program. The technique involves receiving a directed acyclic graph (DAG) that includes a plurality of nodes, where each node includes an assembly instruction of the computer program, hierarchically parsing the plurality of nodes to identify at least two assembly instructions that are vectorizable and can be replaced by a single vectorized assembly instruction, and replacing the at least two assembly instructions with the single vectorized assembly instruction.
(FR)Selon un mode de réalisation, la présente invention concerne une technique permettant de réduire le nombre d'instructions d'assemblage incluses dans un programme informatique. La technique consiste à recevoir un graphe orienté acyclique (DAG) qui comprend une pluralité de nœuds, chaque nœud comprenant une instruction d'assemblage du programme informatique, à analyser hiérarchiquement la pluralité de nœuds pour identifier au moins deux instructions d'assemblage qui sont vectorisables et peuvent être remplacées par une unique instruction d'assemblage vectorisée, et à remplacer lesdites deux instructions d'assemblage ou plus par l'unique instruction d'assemblage vectorisée.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)