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1. (WO2013065230) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/065230    N° de la demande internationale :    PCT/JP2012/006277
Date de publication : 10.05.2013 Date de dépôt international : 01.10.2012
CIB :
H01L 23/36 (2006.01), C25D 7/00 (2006.01), H01L 23/48 (2006.01)
Déposants : PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventeurs : IKUTA, Keiko; .
JIN, Lianji; .
HIROSE, Takayuki; .
KOJIMA, Toshiyuki; .
TSUKAHARA, Norihito; .
TANDA, Kohichi;
Mandataire : TOKKYOGYOMUHOUJIN MATSUDAKOKUSAITOKKYOJIMUSYO; Shin-Osaka Ikushima bldg., 1-3, Miyahara 5-chome, Yodogawa-ku, Osaka-shi, Osaka 5320003 (JP)
Données relatives à la priorité :
2011-241873 04.11.2011 JP
2012-002067 10.01.2012 JP
Titre (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abrégé : front page image
(EN)Provided is a semiconductor device with which, while alleviating thermal resistance increases, it is possible to minimize thermal resistance which is applied to a solder layer. The semiconductor device has a positioning structure which comprises a semiconductor element (5), a solder layer (4) which is positioned on at least one face of the semiconductor layer, and a lead frame (2) which is positioned sandwiching a porous nickel plating part (1) against the semiconductor layer. The thermal resistance increase of the solder bonding part is restricted only to the increase from the porous nickel plating part and the thermal resistance which is applied to the solder layer may be reduced beyond that which results when directly bonding the semiconductor element to the lead frame.
(FR)La présente invention porte sur un dispositif semi-conducteur avec lequel, tout en atténuant des augmentations de résistance thermique, il est possible de prendre minimale une résistance thermique qui est appliquée à une couche de soudure. Le dispositif semi-conducteur a une structure de positionnement qui comprend un élément semi-conducteur (5), une couche de soudure (4) qui est positionnée sur au moins une face de la couche de semi-conducteur et une grille de connexion (2) qui est positionnée prenant en sandwich une partie de placage au nickel poreuse (1) contre la couche de semi-conducteur. L'augmentation de résistance thermique de la partie de liaison de soudure est limitée uniquement à l'augmentation depuis la partie de placage au nickel poreuse et la résistance thermique qui est appliquée à la couche de soudure peut être réduite au-delà de celle qui résulte lors de la liaison de manière directe de l'élément semi-conducteur à la grille de connexion.
(JA) 熱抵抗の増加を抑えつつ、はんだ層に印加される熱抵抗を低減できる、半導体装置を提供する。 半導体素子(5)と、半導体素子の少なくとも一面に配置されたはんだ層(4)と、そのはんだ層に、ポーラスニッケルめっき部(1)を挟んで配置されたリードフレーム(2)とを備える配置構造とする。半導体素子とリードフレームを直接はんだ接合する場合と比べて、はんだ接合部の熱抵抗の増加分を、ポーラスニッケルめっき部の分のみに抑えられ、はんだ層に印加される熱抵抗を低減できる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)