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1. (WO2013063484) PROCESSEUR INFORMATIQUE MULTICŒUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/063484    N° de la demande internationale :    PCT/US2012/062244
Date de publication : 02.05.2013 Date de dépôt international : 26.10.2012
CIB :
G06F 12/10 (2006.01)
Déposants : THE REGENTS OF THE UNIVERSITY OF CALIFORNIA [US/US]; 1111 Franklin Street, 12th Floor Oakland, CA 94607 (US).
SHALF, John [US/US]; (US) (US only).
DONOFRIO, David [US/US]; (US) (US only).
OLIKER, Leonid [US/US]; (US) (US only)
Inventeurs : SHALF, John; (US).
DONOFRIO, David; (US).
OLIKER, Leonid; (US)
Mandataire : OVANEZIAN, Daniel, E.; Lowenstein Sandler PC 65 Livingston Avenue Roseland, NJ 07068 (US)
Données relatives à la priorité :
61/552,901 28.10.2011 US
Titre (EN) MULTIPLE-CORE COMPUTER PROCESSOR
(FR) PROCESSEUR INFORMATIQUE MULTICŒUR
Abrégé : front page image
(EN)A multi-core computer processor including a plurality of processor cores interconnected in a Network-on-Chip (NoC) architecture, a plurality of caches, each of the plurality of caches being associated with one and only one of the plurality of processor cores, and a plurality of memories, each of the plurality of memories being associated with a different set of at least one of the plurality of processor cores and each of the plurality of memories being configured to be visible in a global memory address space such that the plurality of memories are visible to two or more of the plurality of processor cores.
(FR)L'invention concerne un processeur informatique multicœur comprenant une pluralité de cœurs de processeur interconnectés en une architecture de type réseau sur puce (NoC), une pluralité d'antémémoires, chaque antémémoire de la pluralité d'antémémoires étant associée à un et un seul cœur de la pluralité de cœurs de processeur, et une pluralité de mémoires, chaque mémoire de la pluralité de mémoires étant associée à un ensemble différent d'au moins un cœur de la pluralité de cœurs de processeur et chaque mémoire de la pluralité de mémoires étant configurée pour être visible dans un espace d'adresses mémoire globales de telle façon que la pluralité de mémoires soit visible pour au moins deux cœurs de la pluralité de cœurs de processeur.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)