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1. (WO2013057771) PROCÉDÉ DE FABRICATION DE TRANSISTOR À COUCHE MINCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2013/057771 N° de la demande internationale : PCT/JP2011/005908
Date de publication : 25.04.2013 Date de dépôt international : 21.10.2011
CIB :
H01L 21/336 (2006.01) ,H01L 29/786 (2006.01)
Déposants : ADACHI, Susumu[JP/JP]; JP (UsOnly)
SHIMADZU CORPORATION[JP/JP]; 1, Nishinokyo-Kuwabaracho, Nakagyo-ku, Kyoto-shi, Kyoto 6048511, JP (AllExceptUS)
Inventeurs : ADACHI, Susumu; JP
Mandataire : SUGITANI, Tsutomu; Nishitenma No.11 Matsuya Bldg., 10-8, Nishitenma 1-chome, Kita-ku, Osaka-shi, Osaka 5300047, JP
Données relatives à la priorité :
Titre (EN) METHOD FOR MANUFACTURING THIN-FILM TRANSISTOR
(FR) PROCÉDÉ DE FABRICATION DE TRANSISTOR À COUCHE MINCE
(JA) 薄膜トランジスタの製造方法
Abrégé : front page image
(EN) In a method for manufacturing a thin-film transistor (TFT), a connection conductive layer (3) is formed on the overall surface of a substrate (1), and therefore, when a stamp (4) is placed on the substrate (1), a connection conductive layer (10) formed on the stamp (4) and a connection conductive layer (3) formed on the substrate (1) are joined to each other at any position where the connection conductive layer (10) and the connection conductive layer (3) are brought into contact with each other. Further, a laminated film (11) including a semiconductor layer (8) and an insulating film (9) is transferred to the substrate (1) before a gate electrode is formed on the substrate (1). Thus, accurate positioning is no longer necessary when transferring the laminate with the stamp (4).
(FR) Selon le procédé de fabrication de transistor à couche mince (TFT) de l'invention, comme une couche conductrice de connexion (3) est formée sur l'ensemble de la surface d'un substrat (1), lorsqu'un poinçon (4) est apposé sur le substrat (1), une couche conductrice de connexion (10) formée sur le poinçon et la couche conductrice de connexion (3) formée sur le substrat (1) se réunissent en une position arbitraire en laquelle elles sont en contact. En outre, avant formation d'une électrode grille sur le substrat (1), une couche de stratification (11) contenant une couche semi-conductrice (8) ainsi qu'une couche isolante (9), est transférée sur le substrat (1). Par conséquent, il est possible de se dispenser d'un positionnement précis lors d'un transfert à l'aide du poinçon (4).
(JA)  薄膜トランジスタ(TFT)の製造方法は、基板1上の全面に接続導電層3を形成しているので、スタンプ4を基板1上に載置した際に、スタンプ4に形成された接続導電層10と、基板1上に形成された接続導電層3とが接触した任意の位置で、接続導電層10と接続導電層3とが接合される。また、基板1にゲート電極を形成する前に、基板1に半導体層8および絶縁膜9を含む積層膜11が転写される。したがって、スタンプ4による転写時における正確な位置合わせを不要とすることができる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)