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1. (WO2013053769) CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE SIGMA-DELTA MULTINIVEAU À NIVEAUX DE QUANTIFICATION RÉDUITS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/053769    N° de la demande internationale :    PCT/EP2012/070076
Date de publication : 18.04.2013 Date de dépôt international : 10.10.2012
CIB :
H03M 3/04 (2006.01)
Déposants : ST-ERICSSON SA [CH/CH]; Chemin du Champ-Des-Filles 39 CH-1228 Plan-Les-Ouates (CH)
Inventeurs : PINNA, Carlo; (IT)
Mandataire : MOZZI, Matteo; Jacobacci & Partners S.p.A. Via Senato, 8 I-20121 Milano (IT)
Données relatives à la priorité :
11185105.1 13.10.2011 EP
61/549,490 20.10.2011 US
Titre (EN) MULTI-LEVEL SIGMA-DELTA ADC WITH REDUCED QUANTIZATION LEVELS
(FR) CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE SIGMA-DELTA MULTINIVEAU À NIVEAUX DE QUANTIFICATION RÉDUITS
Abrégé : front page image
(EN)The invention relates to a multi-level sigma-delta Analog-to-Digital converter (200) comprising: a direct path (d1) having an input terminal (Id1) to receive an input analog signal (X) and an output terminal (Od1) to provide a output digital signal (Y) corresponding to said input analog signal (X), said direct path (d1) comprising: an analog integrator (2) having an input terminal (12) to receive a first analog signal (X2) representative of the input analog signal (X) and a output terminal (02) to provide a second analog signal (X3), a first computation block (S3) arranged to receive said second analog signal (X3) and to provide a first analog computed signal (X4); a quantizer (3) having a respective input terminal (13) operatively connected to the first computation block (S3) to receive the first analog computed signal (X4) and a respective output terminal (03) operatively connected to the output terminal (Od1) of the direct path (d1). The converter (200) is characterised in that said direct path (d1) further comprises a digital integrator (4) interposed between the output terminal (03) of the quantizer (3) and the output terminal (Od1) of the converter (200), said digital integrator (4) comprising a delay block (5) having an input terminal (15) to receive the output digital signal (Y) and an output terminal (05) to provide a delayed digital signal (DS1), and in that it comprises a first feedback path (f1) arranged to provide to the first computation block (S3) a feedback analog signal (AN1) representative of the delayed digital signal (DS1) present at the output terminal (05) of the delay block (5) of the digital integrator (4), said first computation block (S3) being arranged to subtract said feedback analog signal (AN1) from the second analog signal (X3).
(FR)L'invention concerne un convertisseur analogique-numérique sigma-delta multiniveau (200), comprenant : un trajet direct (d1) comprenant une borne d'entrée (Id1) pour recevoir un signal analogique d'entrée (X) et une borne de sortie (Od1) pour fournir un signal numérique de sortie (Y) correspondant audit signal analogique d'entrée (X), ledit trajet direct (d1) comprenant : un intégrateur analogique (2) comprenant une borne d'entrée (12) pour recevoir un premier signal analogique (X2) représentant le signal analogique d'entrée (X) et une borne de sortie (02) pour fournir un deuxième signal analogique (X3), un premier bloc de calcul (S3) conçu pour recevoir ledit deuxième signal analogique (X3) et pour fournir un premier signal analogique calculé (X4); un quantificateur (3) comprenant une borne d'entrée respective (13) reliée de façon fonctionnelle au premier bloc de calcul (S3) pour recevoir le premier signal analogique calculé (X4) et une borne de sortie respective (03) reliée de façon fonctionnelle à la borne de sortie (Od1) du trajet direct (d1). Le convertisseur (200) est caractérisé en ce que ledit trajet direct (d1) comprend en outre un intégrateur numérique (4) interposé entre la borne de sortie (03) du quantificateur (3) et la borne de sortie (Od1) du convertisseur (200), ledit intégrateur numérique (4) comprenant un bloc retard (5) comprenant une borne d'entrée (15) pour recevoir le signal numérique de sortie (Y) et une borne de sortie (05) pour fournir un signal numérique retardé (DS1), et en ce qu'il comprend un premier trajet de retour (f1) conçu pour fournir au premier bloc de calcul (S3) un signal de retour analogique (AN1) représentant le signal numérique retardé (DS1) présent à la borne de sortie (05) du bloc retard (5) de l'intégrateur numérique (4), ledit premier bloc de calcul (S3) étant conçu pour soustraire ledit signal de retour analogique (AN1) du deuxième signal analogique (X3).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)