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1. (WO2013052684) INTERFACE DE CONTRÔLEUR D'INTERRUPTION À DEUX NIVEAUX ET FAIBLE LATENCE POUR PROCESSEUR MULTIFIL
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/052684    N° de la demande internationale :    PCT/US2012/058780
Date de publication : 11.04.2013 Date de dépôt international : 04.10.2012
Demande présentée en vertu du Chapitre 2 :    05.08.2013    
CIB :
G06F 13/24 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US)
Inventeurs : VENKUMAHANTI, Suresh K.; (US).
CODRESCU, Lucian; (US).
PLONDKE, Erich James; (US).
CHEN, Xufeng; (US).
ZHONG, Peixin; (US)
Mandataire : KAMARCHIK, Peter; 5775 Morehouse Drive San Diego, California 92121 (US)
Données relatives à la priorité :
13/252,670 04.10.2011 US
Titre (EN) LOW LATENCY TWO-LEVEL INTERRUPT CONTROLLER INTERFACE TO MULTI-THREADED PROCESSOR
(FR) INTERFACE DE CONTRÔLEUR D'INTERRUPTION À DEUX NIVEAUX ET FAIBLE LATENCE POUR PROCESSEUR MULTIFIL
Abrégé : front page image
(EN)Systems and method for reducing interrupt latency time in a multi-threaded processor. A first interrupt controller is coupled to the multi-threaded processor. A second interrupt controller is configured to communicate a first interrupt and a first vector identifier to the first interrupt controller, wherein the first interrupt controller is configured to process the first interrupt and the first vector identifier and send the processed interrupt to a thread in the multi-threaded processor. Logic is configured to determine when the multi-threaded processor is ready to receive a second interrupt. A dedicated line is used to communicate an indication to the second interrupt controller that the multi-threaded processor is ready to receive the second interrupt.
(FR)L'invention porte sur des systèmes et sur un procédé qui permet de réduire un temps de latence d'interruption dans un processeur multifil. Un premier contrôleur d'interruption est couplé au processeur multifil. Un second contrôleur d'interruption est configuré pour communiquer une première interruption et un premier identificateur vectoriel au premier contrôleur d'interruption, le premier contrôleur d'interruption étant configuré pour traiter la première interruption et le premier identificateur vectoriel et pour envoyer l'interruption traitée à un fil d'exécution dans le processeur multifil. Une logique est configurée pour déterminer quand le processeur multifil est prêt à recevoir une seconde interruption. Une ligne dédiée est utilisée pour communiquer au second contrôleur d'interruption une indication du fait que le processeur multifil est prêt à recevoir la seconde interruption.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)