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1. (WO2013049763) PROCÉDÉ ET APPAREIL PERMETTANT DE RÉDUIRE LES FUITES DE PUISSANCE DANS UNE CELLULE MÉMOIRE RAM STATIQUE À ACCÈS MULTIPLES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2013/049763    N° de la demande internationale :    PCT/US2012/058178
Date de publication : 04.04.2013 Date de dépôt international : 30.09.2012
Demande présentée en vertu du Chapitre 2 :    29.07.2013    
CIB :
G11C 11/413 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, CA 92121 (US) (Tous Sauf US).
PHAN, Michael ThaiThanh [US/US]; (US) (US only).
GARG, Manish [IN/US]; (US) (US only).
HOFF, David Paul [US/US]; (US) (US only)
Inventeurs : PHAN, Michael ThaiThanh; (US).
GARG, Manish; (US).
HOFF, David Paul; (US)
Mandataire : KAMARCHIK, Peter; 5775 Morehouse Drive San Diego, CA 92121 (US)
Données relatives à la priorité :
13/249,297 30.09.2011 US
Titre (EN) METHOD AND APPARATUS OF REDUCING LEAKAGE POWER IN MULTIPLE PORT SRAM MEMORY CELL
(FR) PROCÉDÉ ET APPAREIL PERMETTANT DE RÉDUIRE LES FUITES DE PUISSANCE DANS UNE CELLULE MÉMOIRE RAM STATIQUE À ACCÈS MULTIPLES
Abrégé : front page image
(EN)Systems and method for reducing leakage currents and power consumption in a memory array comprising memory cells, such as 8T SRAM cells. The memory array includes logic for dynamically placing a group of memory cells in the memory array in a reduced power state during sleep mode or inactive states of the group of memory cells, such that leakage parts are effectively eliminated. The memory array further includes logic for dynamically enabling a selected group of the memory cells during read or write access operations on the selected memory cells, wherein corresponding read or write bitlines are precharged before and after the respective rear or write operations.
(FR)La présente invention concerne des systèmes et un procédé qui permettent de réduire les courants de fuite et la consommation de puissance dans une matrice mémoire comprenant des cellules de mémoire, telles que des cellules SRAM 8T. La matrice mémoire comprend une logique servant à placer de manière dynamique un groupe de cellules de mémoire dans la matrice mémoire dans un état de puissance réduite pendant le mode veille ou les états inactifs du groupe de cellules de mémoire, de sorte que les éléments ayant des fuites soient efficacement éliminés. La matrice mémoire peut également comprendre une logique pour activer dynamiquement un groupe sélectionné des cellules de mémoire pendant des opérations d'accès de lecture ou d'écriture sur les cellules de mémoire, les lignes de bits de lecture ou d'écriture correspondantes étant préchargées avant et après les opérations respectives de lecture ou d'écriture.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)