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1. WO2013048500 - APPAREIL ET PROCÉDÉ POUR METTRE EN ŒUVRE UNE HIÉRARCHIE DE MÉMOIRE MULTINIVEAU SUR DES CANAUX DE MÉMOIRE COMMUNS

Numéro de publication WO/2013/048500
Date de publication 04.04.2013
N° de la demande internationale PCT/US2011/054436
Date du dépôt international 30.09.2011
CIB
G06F 13/14 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
14Traitement de demandes d'interconnexion ou de transfert
G06F 12/00 2006.1
GPHYSIQUE
06CALCUL; COMPTAGE
FTRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
CPC
G06F 12/0238
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
0223User address space allocation, e.g. contiguous or non contiguous base addressing
023Free address space management
0238Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
G06F 12/08
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
G06F 12/0802
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
G06F 12/0811
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0806Multiuser, multiprocessor or multiprocessing cache systems
0811with multilevel cache hierarchies
G06F 12/0848
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0844Multiple simultaneous or quasi-simultaneous cache accessing
0846Cache with multiple tag or data arrays being simultaneously accessible
0848Partitioned cache, e.g. separate instruction and operand caches
G06F 12/0866
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
02Addressing or allocation; Relocation
08in hierarchically structured memory systems, e.g. virtual memory systems
0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
0866for peripheral storage systems, e.g. disk cache
Déposants
  • INTEL CORPORATION [US]/[US] (AllExceptUS)
  • RAMANUJAN, Raj, K. [US]/[US] (UsOnly)
  • ZIAKAS, Dimitrios [GR]/[US] (UsOnly)
  • ZIMMERMAN, David, J. [US]/[US] (UsOnly)
  • KUMAR, Mohan, J. [US]/[US] (UsOnly)
  • SWAMINATHAN, Muthukumar, P. [IN]/[US] (UsOnly)
  • COURY, Bassam, N. [US]/[US] (UsOnly)
Inventeurs
  • RAMANUJAN, Raj, K.
  • ZIAKAS, Dimitrios
  • ZIMMERMAN, David, J.
  • KUMAR, Mohan, J.
  • SWAMINATHAN, Muthukumar, P.
  • COURY, Bassam, N.
Mandataires
  • WEBSTER, Thomas, C.
Données relatives à la priorité
Langue de publication Anglais (en)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) APPARATUS AND METHOD FOR IMPLEMENTING A MULTI-LEVEL MEMORY HIERARCHY OVER COMMON MEMORY CHANNELS
(FR) APPAREIL ET PROCÉDÉ POUR METTRE EN ŒUVRE UNE HIÉRARCHIE DE MÉMOIRE MULTINIVEAU SUR DES CANAUX DE MÉMOIRE COMMUNS
Abrégé
(EN) A system and method are described for integrating a memory and storage hierarchy including a non-volatile memory tier within a computer system. In one embodiment, PCMS memory devices are used as one tier in the hierarchy, sometimes referred to as "far memory." Higher performance memory devices such as DRAM placed in front of the far memory and are used to mask some of the performance limitations of the far memory. These higher performance memory devices are referred to as "near memory."
(FR) L'invention porte sur un système et un procédé pour intégrer une hiérarchie de mémoire et de stockage comprenant un niveau mémoire non volatile dans un système informatique. Selon un mode de réalisation, des dispositifs de mémoire PCMS sont utilisés sous la forme d'un niveau dans la hiérarchie, parfois appelés « mémoire lointaine ». Des dispositifs de mémoire à plus haute performance, tels que de la DRAM, sont placés à l'avant de la mémoire lointaine et sont utilisés pour masquer certaines des limitations de performance de la mémoire lointaine. Ces dispositifs de mémoire à plus haute performance sont appelés « mémoire proche ».
Documents de brevet associés
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